网站域名密码忘了,wordpress ssl视频讲解,网站里的注册怎么做,公司做个网站多少钱1 实验任务 上位机通过网口调试助手发送数据给 FPGA #xff0c; FPGA 通过 PL 端以太网接口接收数据并将接收到的数据发送给上位机#xff0c;完成以太网 UDP 数据的环回。 2 系统设计 系统时钟经过PLL时钟模块后#xff0c;生成了两种不同频率和相位的时钟信号#…1 实验任务 上位机通过网口调试助手发送数据给 FPGA FPGA 通过 PL 端以太网接口接收数据并将接收到的数据发送给上位机完成以太网 UDP 数据的环回。 2 系统设计 系统时钟经过PLL时钟模块后生成了两种不同频率和相位的时钟信号一种是200MHz的时钟信号用作IDELAYCTRL原语的参考时钟另一种是125MHz但偏移了90度的时钟信号用作RGMII发送数据的时钟。
GMII TO RGMII模块负责将双沿DDR数据和单沿SDR数据之间进行转换。ARP顶层模块负责解析收到的ARP请求命令并返回开发板的MAC地址。以太网控制模块根据接收到的ARP完成信号类型来控制ARP顶层模块返回ARP应答信号并根据当前接收到的协议类型选择切换ARP顶层模块和UDP顶层模块的GMII发送侧引脚。
UDP顶层模块实现了以太网UDP数据包的接收、发送以及CRC校验的功能。同步FIFO模块使用Vivado软件自带的FIFO IP核生成其大小为2048个32bit。为了满足单包数据量较大的情况尽管通常情况下以太网帧有效数据不超过1500个字节FIFO的深度设置为2048宽度为32位。
