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一、实验目的
二、实验内容
三、实验器件
四、实验原理
4.1 行波进位加法器
4.2 先行进位加法器
4.3 选择进位加法器#xff08;尝试猜测原理#xff09;
五、实验步骤与思考题 一、实验目的
1、了解半加器和全加器的电路结构。
2、掌握串行进位加法器和并行进…目录
一、实验目的
二、实验内容
三、实验器件
四、实验原理
4.1 行波进位加法器
4.2 先行进位加法器
4.3 选择进位加法器尝试猜测原理
五、实验步骤与思考题 一、实验目的
1、了解半加器和全加器的电路结构。
2、掌握串行进位加法器和并行进位加法器的原理及设计方法。 二、实验内容
1、设计拥有共同输入端——2个4位二进制数输入的串行加法器行波进位加法器和并行加法器先行进位加法器深入理解两种加法器的实现逻辑和区别。
2、探讨针对输入二进制数在有符号和无符号情况下两种加法器如何改造成输入是4位有符号数输出是4位有符号数输入是4位无符号数输出是4位无符号数或者5位有符号数的。 三、实验器件
1、2/3/4 与门(74LS08/74LS11/74LS21)、非门(74LS04)、或门(74LS32)、异或门(74LS86) 等逻辑门。
2、三态门74LS244、LED指示灯及数码显示管。
3、单刀双掷开关SW_SPDT、拨码开关DIPSWC_8。 四、实验原理 4.1 行波进位加法器 特点第i个FA全加器的准确输入进位ci-1需要经过i-1个二级与或门的门延迟之后才能获得因此在计算时间上花费较多但是硬件连接十分简单只需要把第i-1个FA的进出位连接到第i个FA的进入位把第i个FA的进出位连接到第i1个FA的进入位如果是第一个全加器进入位连接行波进位加法器输入c0如果是第n-1个最后一个全加器进出位输出cn用于溢出校验。 4.2 先行进位加法器 特点采取空间换时间的方法优点是在计算效率上高于行波进位加法器但是缺点是在硬件电路方面设计更复杂对于n位输入的先行进位加法器最大需要用到fan_inn1的与门和或门考虑到连接的复杂度和器件的功率和供电情况一般来说这种加法器用在4位输入较多如果是8位或者16位、32位的加法器可以采用4.1行波进位加法器的方法连接2个、4个或8个先行进位加法器把图中的FA换成4位输入的先行进位加法器即可。 下面是对于两个32位n32二进制数的加法减法转换增加一个延迟单位T行波进位加法器和先行进位加法器的计算延迟比较不包括溢出校验对于先行进位溢出校验的最短时间因为有两种校验方法进位校验与和位校验和生成的时间一致而对于行波进位溢出校验的时间两种校验时间几乎一致微小差异在三输入或门两输入与门组合——最终进位产生VS两输入或门三输入与门组合——溢出判断二输入异或操作都有只不过次序不同需要在 产生的基础上再加1T。 当n趋向于正无穷时行波进位加法器的有效输出延迟笔者认为最好包括溢出校验渐近线为t2nT而先行进位加法器的渐进延迟线为t(n/2)*T所以计算速度大约是4倍左右。 事实上硬件工程师在设计先行进位加法器的时候还设计了一个Carry-lookahead Logic用于更多位加法扩展的时候可以进一步缩短运算时间4组全加器的G和P压缩成了一组G和P可以形成2层-16个全加器的逻辑块而不是像前文讲述的简单的直接前后串联。串联就像是数学里的等差数列而这种逻辑就像是等比数列比例系数q1/4。
输入操作数位数n趋近于无穷大时想要设计一个大加法器完成加减法操作这个时候渐近线或者说运算效率就会有很大的区别然而只存在于理论之中因为实际不存在操作数无穷多位的情况一般64位就已经是极限了——
只嵌套一层渐进延迟线就是tn/2*T嵌套m层渐进延迟线就是t2n/*T。其实这不仅仅是一个空间换时间的问题也涉及到布局和设计包括对门电路的理解体现了人类的智慧。 4.3 选择进位加法器尝试猜测原理 这种加法器也拥有类似等比数列缩小的渐进延迟硬件开销近似指数增长。由于笔者没有具体查阅资料去了解选择进位加法器所以只是猜测可能用到了2路、4路、8路等路选择器基本原理猜测如下图。 上图列举的是把输入二进制数划分成三段的情况所以相当于使用了2^3-1/37/3倍于行波进位加法器数量的全加器计算速度提升了3倍。当分成4段的时候使用了2^4-1/43.75倍于行波进位加法器数量的全加器当分成8段的时候使用了2^8-1/8≈32倍于行波进位加法器数量的全加器。 图 1 全加器使用6个门其中或门是唯一的三输入门
下面看一看输入是64位二进制数比如long int类型时需要多多少硬件才能换取多少时间延迟计算不包括减法的补码处理。
一个FA全加器使用了6个门一个4位Carry-lookahead Adder使用了4x61438个门。 图 2 4位先行进位加法器多出的14个门包含三四五输入门 图 3 64位操作数输入三种加法器的硬件开销与计算延迟 可以发现先行进位加法器的硬件开销和计算延迟综合起来是最优秀的。如果想要在先行进位加法器的基础上把时间进一步压缩那么需要使用选择进位加法器并且把硬件数量翻20倍。 图 4 Proteus仿真软件-两种加法器的电路实现 五、实验步骤与思考题 使用7段数码管显示运算结果LED灯判定溢出笔者没有实现这一功能。 1.请问本实验的运算器是补码运算器、原码运算器还是无符号数运算器与串行进位加法器相比并行进位加法器的优势是什么所谓的“并行”体现在哪里
本实验的运算器既是补码运算器也是无符号数运算器根据所需用途的不同也不同因为补码运算器也是把有符号数当作无符号数输入全加器运算的。
优势就是运算效率高、运算速度快并行体现在所有进位除了c0的产生延迟是一致的。
2.本实验中运算器可以表示的数值范围是多少请把运算器电路分别修改为四位无 符号数运算器和五位补码运算器一位符号位并分别写出各自新的数值范围。 见下图。 图 5 思考题2 对于4位有符号输入-4位有符号输出的情况第五位进出位也存在但是不发挥作用。
