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一、前言
二、时序路径
2.1 时序路径构成
2.2 时序路径分类
2.3 数据捕获
2.4 Fast corner/Slow corner
2.5 Vivado时序报告
三、参考资料 一、前言 时序路径字面容易简单地理解为时钟路径#xff0c;事实时钟存在的意义是为了数据的处理、传输#xff0c;因此严…目录
一、前言
二、时序路径
2.1 时序路径构成
2.2 时序路径分类
2.3 数据捕获
2.4 Fast corner/Slow corner
2.5 Vivado时序报告
三、参考资料 一、前言 时序路径字面容易简单地理解为时钟路径事实时钟存在的意义是为了数据的处理、传输因此严格意义上的时序路径是指在时钟控制下的时钟路径与数据路径。
二、时序路径
2.1 时序路径构成 关键词源时钟路径数据路径目的时钟路径 以数据在两个寄存器间的传输连接为例典型的时序路径包含3个部分源时钟路径数据路径目的时钟路径源时钟路径和目的时钟路径的时钟可相同也可不同。 2.2 时序路径分类 下图为FPGA芯片与外围电路连接的简略图中间虚线框内为FPGA器件左右两侧的开发板器件分别为输入到FPG芯片和FPGA芯片输出到外围器件。FPGA芯片通过DIN和DOUT口与外围电路连接。 将两个寄存器REG A和REG B为界限时序路径可分为4类
路径1外部器件到FPGA内部的寄存器单元REG A,
路径2输入端口DIN直连的寄存器REG A到输出端口DOUT直连的寄存器REG B
路径3输入寄存器REG A到输出寄存器REG B
路径4芯片输入端口DIN到输出端口DOUT间的路径 4类时序路径组成分析
当路径1的起点非开发板的输出Q而是以DIN为起点时路径1是不存在源时钟路径。同理路径3的终点非外部开发板的输入端口D而是以DOUT为终点时路径3不存在目的时钟路径。对于路径4因为起点和终点分别为DINDOUT路径上不存在寄存器输入输出的时钟可为虚拟时钟也可以是设计时钟。
虚拟时钟用于描述数据引脚上的外部时钟信号约束时可不指定实际端口该时钟不会存在于FPGA内部为了方便时序分析而存在。
2.3 数据捕获
关键词发送沿Lanch edge捕获沿Capture edge 以边沿触发的触发器为例REG A的Q只有在起点处的源时钟处于上升沿或下降沿时才会输出D的数据传输到REG B的输入端口D。因此该时钟边沿即为发送沿。同理对于REG B的输入D只有在目的时钟源处于上升沿或触发沿时才能输入到触发器REG B中目的时钟的时钟信号边沿称为捕获沿即捕获到发送沿发送来的数据。发送沿和捕获沿相差一个时钟周期 在10ns出clk0将D0输入发送出即Q0的值为1同时Q0的值传输到D1,捕获时钟clk1在20ns处将1捕获输出到Q1,即经过一个时钟周期20ns,D0传输到了Q1。 2.4 Fast corner/Slow corner 时序分析还需考虑器件在不同环境条件下的传输和处理时延不同将这些影响时延的外在因素统一考虑分为两种极端场景Slow corner和Fast corner两者可理解为最差的条件和最好的条件。每种场景在组合最大时延和最小时延共存在四种情况。
Slow corner最大时延
Slow corner最小时延
Fast corner最大时延
Fast corner最小时延
2.5 Vivado时序报告
在Report Timing Summary中Design Timing Summary中可以找到设计中setup和hold的最差时序路径setup和hold都大于0时序不违例该设计中无recovery、removal路径。 设计中只对clk_100M设置了时钟约束 clk_100M为手动设置的约束其余时钟为时钟IP生成的配置完成后会自动生成时钟约束最终来源也是clk_100M. 三、参考资料
用户手册《ug906-vivado-design-analysis-zh-cn-2022.2.pdf》
