中铁建设集团招标网站,广州中企动力网站制作,wordpress图片500,网站开发与管理课程创建基本时钟周期约束。#xff08;验证我们的设计能否在期望的频率上运行#xff09; #xff08;学习记录#xff0c;晚一点会做实验传上来的。#xff09; 时钟基本概念#xff1a;https://blog.csdn.net/wordwarwordwar/article/details/78259208 时序约束的基本概念… 创建基本时钟周期约束。验证我们的设计能否在期望的频率上运行 学习记录晚一点会做实验传上来的。 时钟基本概念https://blog.csdn.net/wordwarwordwar/article/details/78259208 时序约束的基本概念https://blog.csdn.net/zz_Caleb/article/details/84453792 约束是如何构成的 时序约束物理约束当前的约束是用在哪个过程中 通常情况下时序约束是在综合和实现的时候都会用到物理约束一般是在实现的时候会被用到。或如果我们有多个约束文件我们一定需要一个target文件用于保存最新额约束。方法是左键选择时钟描述 基本要素 时钟周期 Period10占空比 Waveform{0,5} //0指上升沿5指下降沿单位是ns不用谢相位主时钟primary clock这是我们首先要确定的。 实际上指的是板子上的晶振。sysclk是package pin上的管脚对于GTH Transceivers http://www.bubuko.com/infodetail-2087865.html 生成时钟Generated clock 用户自定义的生成时钟 通过进行定义。通常用户定义的时钟是通过RTL代码描述的时钟。举例如下 二分频时钟源先要定义primary clock source point 再确定生成时钟的位置蓝色 –source用get_ports指定–name生成时钟的名字–divide_by 2生成时钟的位置第二种方式是我们使用get_pin –sourcerega的时钟端口第三种方式 编号从1开始clkin的第一个上升沿对准clkdiv2的第一个边沿。Clkdiv2的下降沿对应clkin的第三个边沿。clkdiv2的第二个上升沿对应clkin的第五个沿。自动推断出来的时钟我们不需要进行约束只需要对primary time进行约束即可 我们着重注意-source属性典型应用时钟进来以后通过MMCM或者PLL生成不同的时钟。通常我们会调用MMCM的这个Ip包。生成时钟的名字就是与clkout连接的net上的名字cpiclk。当我们使用Clocking wizard ip核的时候我们可以对port 进行rename。?https://blog.csdn.net/u011327754/article/details/79780999Report_clocks命令 Propagated表面时钟的特性波形抖动会往后传播。Generated生成时钟。时钟分组clock Group 时钟分类通常vivado认为时钟都是相关的所以如果我们实际项目中有时钟来自于两个不同的晶振我们需要时钟约束告诉fpga时钟是不相关的。 同步时钟 使用creat_clock进行时钟约束。异步时钟 我们要告诉这两个源时钟源是没有关系的。Unexpandable clocks 因为launch edge和capture edge的时钟不同步所以在我们做setup分析的时候建立于两的值会有两个。如图红色虚线他最终会使用较短的时间作为建立时的requerament及最小公倍数。但是如果这个最小公倍数不存在或者很难找到比如clk05.125ns clk16.666ns那么 Path requirement between two clocks are not reasonable。需要通过方法进行约束Exclusive clock group 因为多路选择器的存在Clk0和clk1不可能同时工作。特性 所有的时钟都是默认相关的对于异步时钟我们可以通过set_clock_group创建时钟组但是我们需要很好的设计保证可靠性。约束时钟频率 如果我们的设计是差分时钟我们只用去约束p端口对应的时钟即可。转载于:https://www.cnblogs.com/RenoStudio/p/10355162.html
