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一、布局规划
1.1 规划
1.2 I/O单元
1.3 电源网络
1.3.1 要求
1.3.2 网络架构
1.3.3 混合信号芯片示例
1.4 布局
二、时钟分布
2.1 时钟偏斜
2.2 时钟分布网络
2.3 时钟树综合
2.4 时钟树收敛
三、布线与参数提取
3.1 布线(Routing)
3.2 布线规则示例
…目录
一、布局规划
1.1 规划
1.2 I/O单元
1.3 电源网络
1.3.1 要求
1.3.2 网络架构
1.3.3 混合信号芯片示例
1.4 布局
二、时钟分布
2.1 时钟偏斜
2.2 时钟分布网络
2.3 时钟树综合
2.4 时钟树收敛
三、布线与参数提取
3.1 布线(Routing)
3.2 布线规则示例
3.3 参数提取
3.3.1 必要性
3.3.2 流程
3.3.3 范围
3.3.4 延迟计算
3.4 ECO 一、布局规划
1.1 规划 版图布局规划Floorplan确定各个电路模块在版图上的分布位置以及I/O端口沿周边的布置等。我们以以下的一个SoC芯片的布局规划为例 5个锁相环PLL和1个延迟锁定环DLL为片上不同类型及区域的电路提供不同要求的时钟信号 位于中部的标准单元阵列用于实现专有逻辑 片内处理器如ARM和高速数模转换器DAC作为规模最大的宏单元分别位于下方两个角有利于布线实现 为了抑制数字电路对模拟电路的干扰DAC尽可能远离处理器且模拟单元DAC、PLL、DLL均采用独立接地及保护环。 80个单元的SRAM存储器分布于空余位置 400个I/O脚分布于芯片周边 1.2 I/O单元 我们以下图为例进行介绍 I/O单元输入接口电路、输出驱动电路、电平转换电路、静电放电ESDElectrostatic Discharge保护电路等。 连接单元pad将芯片内管脚通过金属线wire bonding或凸点Flip-chip与封装外管脚连接起来。 拐角单元corner cell和空隙单元spacer):填充I/O单元之间的空隙并协助形成电源-地的环状网络。 1.3 电源网络 1.3.1 要求 芯片供电网络的设计应保证芯片工作时电源线和地线上的压降IR Drop和开关浪涌不会超过规定的范围同时避免因电流分布不均造成的热点hot spot和电迁移EMelectro-migration问题。 1.3.2 网络架构 电源网格由内部的条线strip和四周的环线ring组成。如有宏单元则其四周也有环线IR Drop一般要求不超过±5%其中内部约±3%I/O单元和电源环±1%封装管脚与键合线±1%。增大电源网格的密度、加粗电源线、增加电源线通孔数量、增加电源与地管脚数量都有利于降低IR drop。位于相邻互连层的电源及地线尽可能相互垂直。数字电路多使用网格多点接地模拟电路使用环状或树状单点接地。 1.3.3 混合信号芯片示例 1.4 布局 单元布局优化Placement Optimization根据时序收敛要求对单元的布局进行优化调整确定门级网表中所有标准单元及I/O单元的精确位置 布局的优化目标是在确保时序收敛的前提下尽量缩小面积和缩短互连线自动布局依赖各种几何算法和强大的运算能力所需机时随芯片面积的增加得比线性更快先自动布局再人工调整 下图是一个由129个标准单元和15个I/O脚构成的数字芯片布局示例 二、时钟分布
2.1 时钟偏斜 时钟偏斜Skew是指时钟源点到达不同寄存器时钟引脚的时间差通常由不同时钟路径的长度及负载导致延时不同所致 若接收数据的时钟沿早到(△0)/晚到(△0)就会产生建立时间/保持时间的冲突如果发送数据的时钟沿早到(△0)/晚到(△0)就会产生保持时间/建立时间的冲突。因此实际设计时会保留少许的时钟偏移量既保证设计电路的健壮性又能得到更接近实际情况的时序分析结果前端设计通常会人为设定所需的少许时钟偏斜量后端设计会通过设计专门的时钟树或时钟网格结构来保证时钟偏斜在规定的限度内 2.2 时钟分布网络 时钟分布网络要确保所有单元获得的时钟信号具有相同的相位同时应尽量减少时钟线的寄生电容和寄生电阻以降低其对延迟和功耗的贡献普通电路如ASIC多采用时钟树Clock tree结构高性能芯片如片上处理器才采用时钟网格Clock grid。 2.3 时钟树综合
时钟树综合Clock Tree Synthesis是指使用EDA工具自动生成时钟树并实现时钟收敛包括了时钟缓冲器的插入主要途径和时钟信号的布线 将缓冲器分散在整个时钟网络的不同层次中可根据每层不同的驱动要求设计不同驱动强度的缓冲器而且连线RC引起的延迟不均衡亦可通过设计位于不同层次、具有不同级数及大小的驱动器来弥补 2.4 时钟树收敛 时钟树收敛是指时钟树的平均延迟达到最小而且时钟偏斜在规定的限度以内 三、布线与参数提取
3.1 布线(Routing)
布线是根据网表文件给出的单元互连关系和布局给出的单元位置确定连接单元的线网 布线设计的目标是在保证布通率的前提下使所有连线尽量短、通过的层数尽量少目的是减少延时和功耗提高可靠性平行走线尽量少目的是减少串扰和寄生电容符合设计规则目的是符合工艺要求 先总体布线Global Routing,确定所有线网的路径分配方案;再详细布线Detailed Routing确定金属线和通孔的精确位置 先利用EDA工具完成自动布线再人工布线进行补充和优化 规划和布局对布线的成败以及优化程度有关键性的影响 3.2 布线规则示例
相邻两个互连层导线的走向相互交叉有利于提高布通率并抑制串扰 在65nm及以下芯片中常建议顶层金属按45°方向走线有利于减少延迟、功耗等 互连线顶层的宽度和周距pitch设得较大底层的宽度和间距较小但并非线性递进 3.3 参数提取
3.3.1 必要性
进入深亚微米尺度0.25um之后互连对芯片延迟的贡献已显著超过有源器件门电路的贡献而互连延迟取决于互连的寄生参数故互连寄生参数的精确提取Parasitic extraction是完成时序分析验证的前提 互连的寄生参数取决于其几何参数长、宽、厚、间距、空间分布因此只能在布局布线后提取 器件延迟由标准单元的延迟以及总负载电容决定因此参数提取主要是提取互连线的寄生参数对于数字电路主要是电阻和电容对于模拟电路特别是射频电路才需要考虑电感来计算互连延迟 3.3.2 流程 3.3.3 范围 3.3.4 延迟计算 3.4 ECO
工程更改指令ECOEngineering Change Order主要是在布局布线后发现个别路径有时序或逻辑错误时基于EDA工具对设计进行小范围、快速的修改 相对于传统的推倒重来式的后端设计修改流程基于ECO的设计修改流程缩短了设计时间修改结果具有可预测性降低了后端设计失败的风险 修改布线只能修正时序、串扰、负载不匹配等错误称为非功能性ECO 修改网表通过追踪逻辑锥即与错误有关的上级逻辑添加或修改少许逻辑门和触发器来纠正逻辑错误右图为一例称为功能性ECO最为常用 修改RTL代码如果修改涉及数百个触发器和数百个逻辑门最好修改RTL代码并重新综合这已经脱离ECO范畴了
