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题目描述 实现数据位宽转换电路#xff0c;实现24bit数据输入转换为128bit数据输出。其中#xff0c;先到的数据应置于输出的高bit位。
电路的接口如下图所示。valid_in用来指示数据输入data_in的有效性#xff0c;valid_out用来指示数据输出…非整数倍数据位宽转换24to128
题目描述 实现数据位宽转换电路实现24bit数据输入转换为128bit数据输出。其中先到的数据应置于输出的高bit位。
电路的接口如下图所示。valid_in用来指示数据输入data_in的有效性valid_out用来指示数据输出data_out的有效性clk是时钟信号rst_n是异步复位信号 题目解读 要实现24bit数据至128bit数据的位宽转换必须要用寄存器将先到达的数据进行缓存。24bit数据至128bit数据相当于5个输入数据第6个输入数据的拼接成一个输出数据出于对资源的节省以及时序要求采用120bit的寄存器data_lock进行数据缓存。
为什么采用120bit的寄存器进行数据缓存呢
因为120bit刚好能存储5个24bit输入数据当第6个数据到了之后将寄存器内缓存的前5个数据数据和第6个输入数据的高8bit输出剩下的低16bit在下个时钟周期存入到寄存器中。具体实现方式后面根据代码再解释。
为什么不采用更小bit位宽的寄存器存储而是120bit呢原因如下如果数据缓存寄存器的位宽小于128bit那么寄存器的位宽就必须满足能存下5个输入数据这样当第6个数据到来时就直接将输入端的8bit的数据和已缓存的120bit数据如果寄存器存不下5个输入数据那么意味着将有1个以上的数据数据没有缓存那么就会造成数据丢失。
根据时序推演数据是在第6个、第11个、第16个数据到来之后输出所以内部设计一个计数器valid_cnt用来指示数据接收状态。当检测到valid_in拉高时valid_cnt加1valid_cnt在0-15之间循环valid_cnt复位值是0。当valid_cnt是5或10或15且valid_in为高时输出数据valid_out拉高。 timescale 1ns/1nsmodule width_24to128(input clk , input rst_n ,input valid_in ,input [23:0] data_in ,output reg valid_out ,output reg [127:0] data_out
);reg [119:0] data_lock;//128%245;5*24120reg [3:0] valid_cnt;//24*16128*3always(posedge clk or negedge rst_n)beginif(!rst_n)valid_cnt 4d0;else if(valid_in 1b1 valid_cnt 4d15)valid_cnt 4d0;else if(valid_in 1b1)valid_cnt valid_cnt 1b1;elsevalid_cnt valid_cnt; endalways(posedge clk or negedge rst_n)beginif(!rst_n)begindata_lock 120b0;data_out 128b0;endelse if(valid_in 1b1 valid_cnt 4d5)begindata_lock {data_lock[119:16], data_in[15:0]};data_out {data_lock, data_in[23:16]};endelse if(valid_in 1b1 valid_cnt 4d10)begindata_lock {data_lock[119:8], data_in[7:0]};data_out {data_lock[111:0], data_in[23:8]};endelse if(valid_in 1b1 valid_cnt 4d15)begindata_lock {data_lock[119:24], data_in};data_out {data_lock[103:0], data_in};endelse if(valid_in 1b1)data_lock {data_lock[95:0], data_in};endalways (posedge clk or negedge rst_n ) beginif(!rst_n) valid_out d0;else if(valid_in valid_cnt 4d5)valid_out 1d1;else if(valid_in valid_cnt 4d10)valid_out 1d1;else if(valid_in valid_cnt 4d15)valid_out 1d1;elsevalid_out d0;end
endmodule
