镇江网站公司,怎么搭建一个简单的网站,陕西建设网查证件查询,上海网络科技有限公司有哪些主线上的硬件描述语言有verilog 和 VHDL 两门#xff0c; 由于 verilog 语法上比VHDL 语言灵活#xff0c; 所以现在社区以 verilog 语言开发的项目占比更大。 但是相较于 现在流行的 java/python 计算机语言比起来#xff0c; 其模块化管理要差很多#xff0c; 所以现在社…主线上的硬件描述语言有verilog 和 VHDL 两门 由于 verilog 语法上比VHDL 语言灵活 所以现在社区以 verilog 语言开发的项目占比更大。 但是相较于 现在流行的 java/python 计算机语言比起来 其模块化管理要差很多 所以现在社区有 类是 java 语言的 Chisel 设计。不过大部分FPGA厂家都只提供了 verilog/VHDL 两门语言的综合逻辑 所以其他的语言都是最终要转换到 这两门语言上。 下面我们来看看流行的 verilog 语言的一些基本的知识。
Verilog HDLHardware Description Language是在用途最广泛的 C 语言的基础上发展起来的一种硬件描述语言具有灵活性高、易学易用等特点。Verilog HDL 可以在较短的时间内学习和掌握目前已经在 FPGA 开发/IC 设计领域占据绝对的领导地位。
Verilog 的特点 能形式化的抽象表示电路的行为和结构支持逻辑设计中层次与范围的描述可借用高级语言的精巧结构来简化电路行为和结构支持电路描述由高层到低层的综合转换硬件描述和实现工艺无关。 Verilog 的语法: verilog 命名和 c/c 基本相似, 但是命名里面多两个一个$字符 由于 verilog 的数字更多考虑的是逻辑门, 所以通常以 直观的 二进制表示, 而且位数是有效必须指定的, 格式 位数b二进制数 如 8’b00000001. 有时候也用 10 进制,16 进制, 格式如 8’d1, 8’ha (8’b00001010), 8 表示的是转换为 2 进制的位数. 16 进制中的加入了 ABCDEF 子母. verilog 有 3 大数据类型: 寄存器类型(reg), 线网类型(wire)和参数类型(parameter). 下面是其定义方式: //reg 定义
reg [31:0] delay_cnt; //延时计数器
reg key_flag; //按键标志
//wire 定义
wire data_en; //数据使能信号
wire [7:0] data; //数据
//parameter 定义
parameter DATA_WIDTH 8; //数据位宽为8位算术运算 ±* / %, 关系运算 !, 逻辑运算 ! ||, 条件运算符 ? :, 位运算符 | ^ ~, 移位运算 , 拼接运算 { }, 运算符优先级 与 python 基本一致(都是在 c 语言那里继承的). 模块定义 // 模块定义 module 开头, endmodule 结尾
module led(input sys_clk, // 系统时钟input sys_rst_n, // 系统复位, 低电平有效output reg [3:0] led // 4 位 led 灯
)
// 变量定义
parameter WIDTH 25;
parameter COUNT_MAX 25_000_000; // 板载50MHz时钟 20ns, 0.5/20ns 25MHz, 需要25bit位宽 (25b1011111010111100001000000)reg [WIDTH-1:0] counter; // reg 信号, 一般情况下代表寄存器
reg [1:0] leg_ctrl_cnt;wire counter_en; // wire 信号, 就是硬件连线// 程序逻辑// 计数到最产生一个高电平信号
assign counter_en (counter (COUNT_MAX-1b1))? 1b1 : 1b0;// 用于产生0.5秒 使能信号计数器
always (posedge sys_clk or negedge sys_rst_n) begin // 代表 sys_clk 上升沿或者 sys_rst_n 下降沿触发// begin/end 中间是一个语句块if (sys_rst_n 1b0)counter 1b0;else if (counter_en)counter 1b0;elsecounter counter 1b1; // 代表信号是非阻塞赋值
end// led 流水控制计数器
always (posedge sys_clk or negedge sys_rst_n) beginif (sys_rst_n 1b0)led_ctrl_cnt 2b0;else if (counter_en)led_ctrl_cnt led_ctrl_cnt 2b1;
end// 通过控制IO口的高低信号控制LED的亮灭
always (posedge sys_clk or negedge sys_rst_n) beginif(sys_rst_n 1b0)leg 4b0;else begin // if else 语句, 如果包括多条语句, 需要用 begin/end 括起来case(led_ctrl_cnt) // case/endcase 中就是case语法块, default是默认分支2b00: leg 4b0001;2b01: leg 4b0010;2b10: leg 4b0100;2b11: leg 4b1000;default:;endcaseend
end
endmodule关键字 编号123451andalwaysassignbeginbuf2bufif0bufif1casecasexcasez3cmosdeassigndefaultdefparamdisable4edgeelseendendcaseendfunction5endprimitiveendmoduleendspecifyendtableendtask6eventforforceforeverfork7functionhighz0highz1ififnone8initialinoutinputintegerjoin9largemacromodulemediummodulenand10negedgenornotnotif0notif111nmosoroutputparameterpmos12posedgeprimitivepulldownpulluppull013pull1rcmosrealrealtimereg14releaserepeatrnmosrpmosrtran15rtranif0rtranif1scalaredsmallspecify16specparamstrengthstrong0strong1supply017supply1tabletasktrantranif018tranif1timetritriandtrior19triregtri0tri1vectoredwait20wandweak0weak1whilewire21worxnorxor常用关键字 关键字含义module模块开始定义input输入端口定义output输出端口定义inout双向端口定义parameter信号的参数定义wirewire 信号定义regreg 信号定义always产生 reg 信号语句的关键字assign产生 wire 信号语句的关键字begin语句的起始标志end语句的结束标志posedge/negedge 时序电路的标志caseCase 语句起始标记- casexCase 语句起始标记, 不考虑高阻状态 z-casezCase 语句起始标记, 不考虑高阻状态 z 和不定值 xdefaultCase 语句的默认分支标志endcaseCase 语句结束标记ifif/else 语句标记elseif/else 语句标记forfor 语句标记endmodule模块结束定义 事件触发器 initial 语句块, 只在初始化时执行一次 always 语句块, 每次时钟周期都执行, 条件可以是电平触发, 时钟触发, 或两者都触发 verilog 类型 wire/reg wire 类型: 模块输入类型, 顶层模块输出, 部分内部模块输出, 实例化模块的连接, 被 assign 赋值的对象 reg 类型: always/initial 内被赋值的变量, 部分内部模块输出.
PS: 语言只是逻辑的描述 verilog 语言就是硬件语言的逻辑描述 参考
Verilog 基础知识Verilog 的关键字tinyriscv浅显易懂-Verilog 中什么时候用 wire什么时候用 regwire 与 reg 只有又有啥区别如何去选择性的使用呢verilog 基础——always、initial
