建设网站公司域名,施工企业成本管理制度,网站建设课后心得,跟男友做网站来自微信公众号 “数字芯片实验室”时序分析的一个重要部分是准确地指定时钟和相关属性#xff0c;例如延迟#xff08;latency#xff09;和不确定性#xff08;uncertainty#xff09;。 EDA工具可以分析以下类型的时钟信息#xff1a;时钟网络latency和 skew#xff…来自微信公众号 “数字芯片实验室”时序分析的一个重要部分是准确地指定时钟和相关属性例如延迟latency和不确定性uncertainty。 EDA工具可以分析以下类型的时钟信息时钟网络latency和 skew时钟网络相对于时钟源的延迟latency和时钟网络中到达各个终点的时间偏差skew。对于多时钟设计还可以指定时钟间的偏差。在生成时钟树之前一般设置时钟网络为ideal门控时钟门控时钟是一个由门控逻辑除了简单的缓冲器或反相器控制的时钟信号。生成时钟生成时钟是由另一个时钟信号产生的例如分频器。创建时钟使用create_clock命令指定设计中的所有时钟。这个命令在指定时钟源创建时钟。时钟源 可以在输入端口input port或内部引脚internal pin。 EDA工具会自动跟踪时钟网络到达其扇出的所有寄存器。使用create_clock命令创建的时钟是理想的。所以在创建时钟后必须准确地描述时钟网络以执行准确的时序分析。create_clock命令同时也创建了一个与时钟同名的路径组path group。在端口C1和CK2上创建时钟周期为10上升沿为2下降沿为4create_clock -period 10 -waveform {2 4} {C1 CK2}EDA工具通常支持分析多个时钟设计。使用create_clock命令的-add选项在同一端口或引脚上定义多个时钟。创建虚拟时钟可以使用create_clock命令为外部时钟器件定义虚拟时钟Virtual Clock。 虚拟时钟在当前设计中没有实际时钟源但可以使用它来设置输入或输出延迟。要创建名为vclk的虚拟时钟create_clock -period 8 -name vclk -waveform {2 5}选择时钟对象get_clocks命令选择时钟例如report周期小于等于5的时钟PHI1*的属性report_clock [get_clocks -filter “period 5.0” PHI1 * ]将命令应用于所有时钟all_clocks命令等同于get_clocks *命令。该命令返回所有时钟对象的集合。 例如set_max_time_borrow 0 [all_clocks]删除时钟对象可以使用remove_clock命令删除时钟对象。例如remove_clock [get_clocks CLKB *]要删除所有时钟remove_clock –allreset_design命令除了删除时钟还删除了其他信息。
