php网站开发与维护职位要求,个人网站建设方案策划,建设网站都需要下载那些软件,网站建设实验结论逻辑综合系列主要说明以下问题#xff1a;
为什么要逻辑综合逻辑综合的基本原理逻辑综合需要提供哪些文件逻辑综合过程中施加约束逻辑综合能产生那些结果
综合是前端设计的重要步骤之一#xff0c;其过程是将行为描述的电路、RTL级的电路转换到门级#xff0c;其目的在于
为什么要逻辑综合逻辑综合的基本原理逻辑综合需要提供哪些文件逻辑综合过程中施加约束逻辑综合能产生那些结果
综合是前端设计的重要步骤之一其过程是将行为描述的电路、RTL级的电路转换到门级其目的在于决定电路门级结构寻求时序与面积的平衡寻求功耗与时序的平衡增强电路的测试性。常见的工具是synoosys公司的 Design Compiler将HDL语言描述的电路转换到基于工艺库的门级网表。
逻辑综合的步骤为转译Translation、优化Optimize、映射Mapping。 DC在综合过程中会将电路划分为以下的处理对象 Design整个需要综合的电路即我们待综合的对象Port最外部的端口一般是电路与外部交互的IO口Clock由于时钟上的任何问题都会对电路造成重要的影响所以时钟需要单独处理Cell被例化的模块Reference例化模块的原电路PinCell自身的引脚注意与Port的区别Net内部连线
用Design Compiler做综合的流程如下 其实施流程为
预综合过程pre-synthesis process施加设计约束contrainting design设计综合synthesizing design后综合过程post-synthesis process①准备设计文件DC 的设计输入文件一般为 HDL 文件。 ②指定库文件需要指定的库文件包括
链接库link library 、目标库target library 、符号库symbol library、综合库synthetic library 下面是库的解释具体的解释在后面有说这里先进行简单地概述一下 Link library target library Link library 和 target library 统称为 technology library即工艺库习惯称之为综合库technology library 由半导体制造商提供包含相关 cell 的信息及设计约束标准其中 Target library: 在门级优化及映射的时候提供生成网表的 cell,即DC 用于创建实际电路的库。 Link library: 提供设计网表中的 cell可以跟target_library使用同一个库但是 DC 不用 link library中的 cell 来综合设计。 当 DC 读入设计时它自动读入由 link library 变量指定的库。当连接设计时DC 先搜寻其内存中已经有的库然后在搜寻由 link library 指定的库。 注当读入的文件是门级网表时需要把 link library 指向生成该门级网表的库文件否则 DC 因不知道网表中门单元电路的功能而报错。 关于工艺库里面的具体内容后面会专门进行说明。 Symbol library Symbol library 提供 Design Vision GUI 中设计实现的图形符号如果你使用脚本模式而不使用 GUI,此库可不指定 Symbol library Synthetic library 即为 Designware library ,名字上翻译是综合库但却常称之为IP库而不是直译。特殊的 Designware library 是需要授权的比如使用多级流水线的乘法器默认的标准 Designware 由 DC 软件商提供无需指定。 Create_mw_lib :主要使用DC的物理综合的时候需要生成物理库 ③读入设计
设计的读入过程是将设计文件载入内存并将其转换为 DC 的中间格式,即GTECH 格式GTECH 格式由“soft macros” 如 adders, comparators 等组成这些组件来自 synopsys 的 synthetic lib每种组件具有多种结构。
读入设计有两种实现方法实现方法read 和 analyze elaborate实际上
read 是 analyze 与 elaborate 的打包操作 下面介绍二者在使用中的区别 从中可以看到analyze elaborate 可以自由指定设计库并生成 GTECH中间文件前生成.syn 文件存储于 work 目录下便于下次 elaborate 节省时间我们一般选择 analyze elaborate 的方法读入设计。 ④定义设计环境
定义对象包括工艺参数温度、电压等I/O 端口属性负载、驱动、扇出统计 wire-load 模型设计环境将影响设计综合及优化结果。 ⑤设置设计约束
设计约束包括设计规则约束和优化约束设计规则约束design rule constraint由工艺库决定在设计编译过程中必须满足用于使电路能按功能要求正常工作。设计优化约束定义了 DC 要达到的时序和面积优化目标该约束由用户指定DC 在不违反设计规则约束的前提下遵循此约束综合设计。 ⑥选择编译策略
对于层次化设计DC 中有两种编译策略供选择分别为 top down 和 bottom up。在 top down 策略中顶层设计和子设计在一起编译所有的环境和约束设置针对顶层设计虽然此种策略自动考虑到相关的内部设计但是此种策略不适合与大型设计因为 top down 编译策略中所以设计必须同时驻内存硬件资源耗费大。在 bottom up 策略中子设计单独约束当子设计成功编译后被设置为 dont_touch 属性防止在之后的编译过程中被修改所有同层子设计编译完成后再编译之上的父设计直至顶层设计编译完成。Bottom up 策略允许大规模设计因为该策略不需要所有设计同时驻入内存。 ⑦编译
用 Compile 命令执行综合与优化过程还可以利用一些选项指导编译和优化过程。 ⑧分析及解决设计中存在的问题
DC 可以产生一些报告以反应设计的综合和优化结果如时序、面积、约束等报告这些报告有助于分析和解决设计中存在的问题以改善综合结果我们还可以利用 check_design 命令检验综合的设计的一致性。 ⑨存储设计数据
DC 不会自动存储综合后的设计结果因而需要在离开 DC 时手动存储设计数据。比如存储网表、延时信息等数据文件。
