网站制作的公司有哪些,四川成都有什么好玩的,建立网站的原因,山东十大软件公司排名TAG - F P G A 、期末、速成 FPGA、期末、速成 FPGA、期末、速成 // – 习题1 – //CPLD#xff08;Complex Programmable Logic Device#xff09;是 Complex PLD 的简称#xff0c;一种较 PLD 为复杂的逻辑元件。CPLD 逻辑资源多寄存器少#xff0c;FPGA 逻辑弱而寄存器…TAG - F P G A 、期末、速成 FPGA、期末、速成 FPGA、期末、速成 // – 习题1 – //CPLDComplex Programmable Logic Device是 Complex PLD 的简称一种较 PLD 为复杂的逻辑元件。CPLD 逻辑资源多寄存器少FPGA 逻辑弱而寄存器多这正好与控制密集型系统与数据密集型系统相对应。CPLD 是基于乘积项结构的可编程逻辑器件FPGA 是基于查找表结构的可编程逻辑器件。//在 FPGAField-Programmable Gate Array —— 现场可编程门阵列中使用 LUT查找表来实现组合逻辑电路的功能。在 FPGA 器件中LUT 主要用于实现组合电路在实现结构上一个 4 输入的查找表相当于一个 16 位的RAM。通常而言FPGA 逻辑块之间是分布式互连其特点是等延时而 CPLD 逻辑块之间是集中式的互连其延时与系统布局有关。FPGA 一般是基于 SRAM 的配置方式配置方法相对灵活。基于SRAMStatic Random-Access Memory的 FPGA 器件之所以需要在每次上电后进行一次配置是因为 SRAM 是一种易失性存储器其存储的配置信息会在断电时丢失。//ASICApplication-Specific Integrated Circuit是指应用特定集成电路是一种定制化设计的集成电路专为特定应用领域或任务而设计。//GAL 是比 FPGA 逻辑规模更小的可编程逻辑器件。GALGeneric Array Logic是一种可编程逻辑器件属于复杂的数字集成电路IC家族。它是一种与FPGAField-Programmable Gate Array类似的可编程逻辑设备但规模相对较小。//PLAProgrammable Logic ArrayPLA 包含一个可编程的 AND 阵列和一个可编程的 OR 阵列。PAL在 PAL 中用户主要通过编程 AND 阵列来实现逻辑功能而 OR 阵列是固定的无法由用户直接编程。SPLDSimple Programmable Logic DevicePLA、PAL、GAL 等 SPLD 器件更适合于实现大规模的组合逻辑而不是时序逻辑电路。//RTL 是 Register Transfer Level寄存器传输级的缩写它是数字电路设计的一种抽象级别。RTL 描述了数字电路中的数据流和控制流强调在时钟周期内数据是如何从一个寄存器传输到另一个寄存器的。//若 Verilog HDL 模块中的输入/输出信号类型缺省则该信号为 wire 型具有无数据存储特性。在数字电路设计中双向信号通常用于特定情况如总线或双工通信但在模块级别的设计中一般使用单向信号来更好地控制信号的流向。// 阻塞赋值顺序执行 非阻塞赋值并行执行//A. 系统级描述 B. 算法级描述 C. 门级描述 D. RTL级描述 用Verilog语言四种描述分别描述一位全加器
// A. 系统级描述
module full_adder (input A, B, Cin,output Sum, Cout
);// 系统级描述中可以使用高级的抽象不关注具体电路实现细节assign {Sum, Cout} A B Cin;
endmodule// B. 算法级描述
module full_adder (input A, B, Cin,output Sum, Cout
);// 算法级描述关注操作的算法但不涉及具体的硬件结构always_comb beginSum A ^ B ^ Cin;Cout (A B) | (B Cin) | (A Cin);end
endmodule// C. 门级描述
module full_adder (input A, B, Cin,output Sum, Cout
);// 门级描述涉及具体的逻辑门实现wire w1, w2, w3, w4;assign w1 A ^ B;assign w2 w1 ^ Cin;assign w3 A B;assign w4 w3 | (w1 Cin);assign {Sum, Cout} {w2, w4};
endmodule// D. RTL级描述寄存器传输级描述
module full_adder (input wire A, B, Cin,output wire Sum, Cout
);// RTL级描述涉及到数据传输和寄存器的操作reg [1:0] sum_reg;always (posedge clk or posedge rst) beginif (rst) beginsum_reg 2b0;end else beginsum_reg A B Cin;endendassign {Sum, Cout} sum_reg;
endmodule这些描述层级从高到低系统级描述抽象程度高而RTL级描述更接近硬件实现。
// 1 在FPGA构成的数字系统中为什么通常需要要配备一个PROM或E2PROM 因为常用的FPGA的结构是基于SRAM的掉电后芯片内的信息将消失所以配备一个PROM或E2PROM使得上电后FPGA的信息由外部加载到芯片中使得FPGA成为用户需要功能的芯片。// 2 FPGA的基本结构主要包括哪些组成部分? 输入输出模块IOB用于存放编程数据的SRAM可编程逻辑块CLB互连资源IR。// 3 什么是组合逻辑和时序逻辑两者的区别有哪些 组合逻辑指有常见逻辑门构成的不需要时钟驱动的电路时序电路是指包含寄存器等需要时钟驱动的电路两者最主要的区别在于是否需要时钟触发。// 4 简述阻塞赋值与非阻塞赋值的不同。 符号分别为“”和“”1阻塞赋值赋值立刻完成完成该赋值语句后才能执行下一句的操作硬件没有对应的电路因而综合结果未知。2非阻塞赋值赋值不是立刻完成的而是在块结束时才完成块内的多条赋值语句在块结束时同时赋值硬件有对应的电路。// 5 简述Verilog HD设计中不同层次的抽象。 Verilog HD设计中抽象级别可以分为五级:1系统级(system level): 用高级语言结构如case语句实现的设计模块外部性能的模型2算法级(algorithmic level): 用高级语言结构实现的设计算法模型写出逻辑表达式3RTL级(register transfer level): 描述数据在寄存器之间流动和如何处理这些数据的模型4门级(gate level): 描述逻辑门如与门、非门、或门、与非门、三态门等以及逻辑门之间连接的模型5开关级(switch level): 描述器件中三极管和储存节点及其之间连接的模型。// 1 用Verilog HDL设计2位sel控制的4选1多路选择器。 模块名module mux4_1 (out, in0, in1, in2, in3, sel);
module mux4_1 (output reg out, input wire in0, in1, in2, in3, input wire [1:0] sel
);always (sel or in0 or in1 or in2 or in3) begincase (sel)2b00: out in0;2b01: out in1;2b10: out in2;2b11: out in3;default: out 1b0; // Optional default caseendcase
endendmodule// 2 用Verilog HDL设计一个分频电路要求输入、输出信号分别为10MHz和500KHz的方波具有异步清零功能。 模块名module fdivision(RESET,F10M,F500K);
占个坑// 3 用Verilog HDL设计七人投票表决器。 模块名 module voter7(pass,vote);
module voter7 (input [6:0] vote, // 输入七个人的投票使用二进制编码表示output reg pass // 输出表决结果
);always (posedge clk or negedge rst) beginif (~rst) begin// 在复位时可以对pass进行初始化例如 pass 1b0;end else begin// 在这里实现表决逻辑这里只是一个简单的例子// 如果超过半数的人投赞成票1则 pass 置为 1否则为 0pass (vote 4);end
endendmodule// 4 用Verilog HDL设计8位的同步置数同步清零计数器: 模块名 module count4(out, data, load, reset, clk);
module count4(output reg [7:0] out,input [7:0] data,input load,input reset,input clk
);always (posedge clk or posedge reset) beginif (reset) beginout 8b0; // 同步清零end else if (load) beginout data; // 同步置数end else beginout out 1; // 计数endendendmodule// – 习题2 – //过程语句 - always连续语句 - assign//块语句有两种一种是begin-end语句用来标志顺序执行的语句一种是fork-join语句通常用来标志并行执行的语句。//在EDA的IP核中软IP是可编程语言描述的灵活性较高固IP结合了硬件和嵌入式软件硬IP以硬件电路形式存在性能最高。//MAX7000系列是由Altera现在是Intel公司生产的CPLD可编程逻辑器件而不是FPGA现场可编程门阵列结构。//不完整的 if 语句其综合结果可实现 时序逻辑电路。// 1 请写出以下英文缩写的中文全称EDAASICHDLFPGACPLD。 EDA: 电子设计自动化Electronic Design AutomationASIC: 定制集成电路Application-Specific Integrated CircuitHDL: 硬件描述语言Hardware Description LanguageFPGA: 现场可编程门阵列Field-Programmable Gate ArrayCPLD: 可编程逻辑器件Complex Programmable Logic Device// 2 简述Verilog HD设计中的结构描述、数据流描述和行为描述。 结构描述通过调用库中元件如逻辑门、晶体管或设计好的模块来完成设计实体功能描述只表示元件模块和元件模块之间的互联。数据流Data Flow描述描述数据在寄存器、逻辑门之间传输和处理的过程主要使用持续赋值语句assign通过表达式、操作符和操作数来设计电路。行为Behavioral描述对设计实体的数学模型描述无需知道具体电路结构只需描述清楚输入与输出信号的行为。//一般来说与门、或门、与非门、或非门等支持多个输入而非门、异或门、异或非门等通常只有一个或两个输入。//
// 结构描述门原语
module FullAdder (input A, input B, input Cin, output Sum, output Cout);xor f1(t1, A, B);xor f2(sum, t1, Cin);and f3(t3, A, B);and f4(t4, A, Cin);and f5(t5, B, Cin);or f6(Cout, t3, t4, t5);
endmodule// 数据流描述表达式
module FullAdder (input A, input B, input Cin, output Sum, output Cout);assign {Cout, Sum} A B Cin;
endmodule// 行为描述块语句等高级抽象语言
module FullAdder (input A, input B, input Cin, output reg Sum, output reg Cout);always (A or B or Cin) beginSum A ^ B ^ Cin;Cout (A B) | (B Cin) | (A Cin);end
endmodule// 3按要求给出Verilog语言代码 程序的逻辑功能为8位的同步清零、同步置数的计数器。 程序注释 ①定义模块名为AAA端口为out、data、load、reset、clk ②定义out为输出端口out为8位宽的二进制数 ③定义data为输入端口data为8位宽的二进制数 ④定义load、reset、clk为输入端口 ⑤定义out为八位宽的reg型变量 ⑥过程语句敏感变量为时钟clk上升沿触发方式 ⑦条件语句同步清零信号为低电平时对out清零 ⑧条件语句同步置数信号为高电平时把data的值赋给out完成置数操作 ⑨若同步清零信号、同步置数信号无效时完成计数操作。
module AAA(output reg [7:0] out,input [7:0] data,input load,input reset,input clk
);// 同步不需要 or negedge reset or posedge load不然就变成异步了always (posedge clk) beginif (~reset) beginout 8b00000000; // 同步清零end else if (load) beginout data; // 同步置数end else beginout out 1; // 计数操作endendendmodule// 4Moore 莫尔型输出只依赖于状态而不依赖于其输入信号Mealy 米里型输出不仅依赖状态而且依赖于它的输入//利用有限状态机以格雷码编码方式设计一个从输出信号序列中检测出101信号的序列检测器其状态转移图如下图所示。 模块名module fsm_seq101(clk, clr, x, z);
module fsm_seq101(input clk, clr, x, output reg z
);parameter s0 2b 00;
parameter s1 2b 01;
parameter s2 2b 11;
parameter s3 2b 10;reg [1:0] now,next;always (posegde clk or negedge clr) beginif (~clr) now s0;else now next;
endalways (posegde clk or negedge clr) beginif (~clr) next s0;else begincase (x) // 只是表示当前进行到第几步而已s0: x ? next s1 : s0;s1: x ? next s1 : s2;s2: x ? next s3 : s0;s3: x ? next s1 : s2;default: next s0;endcaseend
endalways (posedge clk or negedge clr) beginif (~clr) z 0;else beginz now s3 ? 1 : 0;end
endendmodule// – 习题3 – //1.用for语句和移位运算符实现两个8位二进制数a和b的乘法运算。 模块名module mult_8(outcome, a, b);
module mult_8(output reg [15:0] outcome, // 输出乘法结果16位宽度input [7:0] a, // 输入数 a8位宽度input [7:0] b // 输入数 b8位宽度
);reg [15:0] temp,i; // 用于保存中间结果always (a or b) begintemp 16b0; // 初始化中间结果为0for (i 0; i 8; i i 1) beginif (b[i]) // 如果 b 的当前位为1则将 a 左移相应的位数并加到中间结果上temp temp (a i);endoutcome temp; // 将最终结果输出end
endmodule2.用Verilog HDL设计8位的带异步清零低电平有效、同步置数高电平有效的计数器。 模块名 module count8(out, data, load, reset, clk);
module count8(output reg [7:0] out, // 输出计数器结果input [7:0] data, // 同步置数数据input load, // 同步置数使能信号高电平有效input reset, // 异步清零信号低电平有效input clk // 时钟信号
);always_ff (posedge clk or negedge reset) beginif (~reset) // 异步清零out 8b0;else if (load) // 同步置数out data;elseout out 1; // 正常计数end
endmodule实现细节
无 参考示意图 1 2 3 参考链接
无 作者 | 乐意奥AI
