网站无icp备案,深圳市罗湖建设局网站,网站开发 架构,餐饮店设计哪家好DRAM(Dynamic Random Access Memory)#xff0c;即动态随机存取存储器.
1. Storage Cell 如上图#xff0c;一个DRAM的基本存储单元由4个部分组成。
Storage Capacitor#xff0c;即存储电容#xff0c;它通过存储在其中的电荷的多和少#xff0c;或者说电容两端电压差的…DRAM(Dynamic Random Access Memory)即动态随机存取存储器.
1. Storage Cell 如上图一个DRAM的基本存储单元由4个部分组成。
Storage Capacitor即存储电容它通过存储在其中的电荷的多和少或者说电容两端电压差的高和低来表示逻辑上的 1 和 0。
Access Transistor即访问晶体管一般是场效应管。它的导通和截止决定了允许或禁止对Storage Capacitor 所存储的信息的读取和改写。
Wordline即字线也可以叫行地址线。它决定了 Access Transistor 的导通或者截止。
Bitline即位线也可以叫列地址线。它是外界访问 Storage Capacitor 的唯一通道当 Access Transistor 导通后外界可以通过 Bitline 对 Storage Capacitor 进行读取或者写入操作。
1. 读数据时Wordline 设为逻辑高电平打开 Access Transistor然后读取 Bitline 上的状态
2. 写数据时先把要写入的电平状态设定到 Bitline 上然后打开 Access Transistor通过Bitline 改变 Storage Capacitor 内部的状态。
2. Memory Array 如上图多个存储单元就可以组成一个存储矩阵了。这个存储矩阵叫做Memory Array。 如上图读写数据时首先要激活Wordline。 然后从bitline上读写数据。 上图Memory Array表示了4根地址线绿色2根行地址线2根列地址线通过行列的解码器来访问16个内存存储单元的Memory Array。也就是2的N次方。 对上图的Memory Array来说没有画出地址线我们可以分析出这个MemoryArray需要行地址线3根来产生8种组合列地址也一样。这样6根地址线2的6次方为64可以访问到上图中64个bit。
3. Memory Bank 多个Memory Array合并在一起构成一个Bank。上图的bank由4个Memory Array构成也就是说我们给出一个确定地址可以一次访问到4个 bit。
4. Memory Device 多个bank组成一个memory device即内存芯片。因此我们在读写DRAM时还要给出BANK地址因此这时内存地址由Memory Bank地址Memory Array地址。
因为DRAM需要一直刷新来维持数据因此我们在读写完一个BANK上的数据后下次会读写另一个BANK上的数据来给上一个BANK以刷新时间提高的读写效率。
5. Memory Rank
多个Memory device可以组成一个RANK.
每个Memory device的数据线是排列在一起分别连接在内存控制器上而地址线是共用。也就是说如果有4个Memory device并且每个Memory device里的Memory array是8位的话每个Memory device中读出8个位一次可以读出32位个bit。
6. 原理图分析 1) 数据线连接
从上面原理图和datasheet可以看到原理图上用了两片K4T1G164QE这两片K4是16个IO的所以两片K4的数据线
并排连接到CPU的数据线上因此可以一次读取到32位数据。
2) 地址线连接
两片K4的地址线和bank线是共用的因此如果给出一个地址那么这个地址前两个字节从第1片读出后两个字节从第2片
中读出因此构成4字节32位数据。
3) 容量计算
从芯片上可以看到是1Gb也就是128MB。
从地址线可以算出一个芯片上有13个行地址线10个列地址线3个bank线一次能读取16位。
因此一片的总大小是2的26次方再乘以2也就是128MB。
