网站效果代码,餐饮外哪个网站做推广,管理咨询行业,设计网页多少钱专栏前言 本专栏的内容主要是记录本人学习Verilog过程中的一些知识点#xff0c;刷题网站用的是牛客网 要实现24bit数据至128bit数据的位宽转换#xff0c;必须要用寄存器将先到达的数据进行缓存。24bit数据至128bit数据#xff0c;相当于5个输入数据第6个输入数据的拼接成一… 专栏前言 本专栏的内容主要是记录本人学习Verilog过程中的一些知识点刷题网站用的是牛客网 要实现24bit数据至128bit数据的位宽转换必须要用寄存器将先到达的数据进行缓存。24bit数据至128bit数据相当于5个输入数据第6个输入数据的拼接成一个输出数据出于对资源的节省以及时序要求采用120bit的寄存器data_lock进行数据缓存。由24 * 16 128 * 3可知每16组data_in就会是一轮循环并且在第61116组数据来临时data_out完成输出data_lock的值是由原data_lock的低位和新data_in补低位实现的各位可模拟一下这样可以实现先输入的数据将会在输出数据的高位优先输出。 timescale 1ns/1nsmodule width_24to128(input clk , input rst_n ,input valid_in ,input [23:0] data_in ,output reg valid_out ,output reg [127:0] data_out
);reg [119:0] data_lock ; reg [3:0] valid_cnt ; always (posedge clk or negedge rst_n) begin if (~rst_n) valid_cnt 1d0 ; else if (valid_in) if (valid_cnt 4d15) valid_cnt 4d0 ; else valid_cnt valid_cnt 1d1 ; endalways (posedge clk or negedge rst_n) begin if (~rst_n) begin data_lock 1d0 ; data_out 1d0 ; endelse if (valid_in) begin if (valid_cnt 4d5) begin data_lock {data_lock[119:16], data_in[15:0]} ; data_out {data_lock, data_in[23:16]} ; endelse if (valid_cnt 4d10) begin data_lock {data_lock[119:8], data_in[7:0]} ; data_out {data_lock[111:0], data_in[23:8]} ;endelse if (valid_cnt 4d15) begin data_lock {data_lock[119:24], data_in} ; data_out {data_lock[103:0], data_in} ; endelse data_lock {data_lock[95:0], data_in} ; endendalways (posedge clk or negedge rst_n) begin if (~rst_n) valid_out 1d0 ; else if (valid_in (valid_cnt 4d5 || valid_cnt 4d10 || valid_cnt 4d15)) valid_out 1d1 ; else valid_out 1d0 ;end
endmodule
