南宁营销型网站建设公司,wordpress语言包编辑,传奇网页游戏网,网站建设合同首付多少钱FPGA模块——DA转换模块#xff08;AD9708类#xff09; AD9708/3PD9708代码 AD9708/3PD9708 由于电路接了反相器#xff0c;所以对应就不一样了。 电路图#xff1a;
代码
在ROM中存入要输出的波形数据#xff1a; 用软件生成各个对应的点。
给DA转换器一个时钟AD9708类 AD9708/3PD9708代码 AD9708/3PD9708 由于电路接了反相器所以对应就不一样了。 电路图
代码
在ROM中存入要输出的波形数据 用软件生成各个对应的点。
给DA转换器一个时钟这个时钟是对clk时序时钟的取反。由于DA也是上升沿锁存数据这样就保证DA模块读到的数据都是稳定了的数据。这样只是为了保证系统的稳定。
module da_wave_send(input clk , //时钟input rst_n , //复位信号低电平有效input [7:0] rd_data, //ROM读出的数据output reg [7:0] rd_addr, //读ROM地址//DA芯片接口output da_clk , //DA(AD9708)驱动时钟,最大支持125Mhz时钟output [7:0] da_data //输出给DA的数据 );//parameter
//频率调节控制
parameter FREQ_ADJ 8d5; //频率调节,FREQ_ADJ的越大,最终输出的频率越低,范围0~255//reg define
reg [7:0] freq_cnt ; //频率调节计数器//数据rd_data是在clk的上升沿更新的所以DA芯片在clk的下降沿锁存数据是稳定的时刻
//而DA实际上在da_clk的上升沿锁存数据,所以时钟取反,这样clk的下降沿相当于da_clk的上升沿
assign da_clk ~clk;
assign da_data rd_data; //将读到的ROM数据赋值给DA数据端口//频率调节计数器
always (posedge clk or negedge rst_n) beginif(rst_n 1b0)freq_cnt 8d0;else if(freq_cnt FREQ_ADJ) freq_cnt 8d0;else freq_cnt freq_cnt 8d1;
end//读ROM地址
always (posedge clk or negedge rst_n) beginif(rst_n 1b0)rd_addr 8d0;else beginif(freq_cnt FREQ_ADJ) beginrd_addr rd_addr 8d1;end end
endendmodule
