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1.1 概述 在之前的文章中#xff0c;我们介绍了动态仿真#xff0c;但是动态仿真用于百万门以上电路时所需时间极长#xff0c;而且其功能覆盖率取决于所设计的输入激励向量#xff0c;很难达到100%#xff0c;因此静态时序分析和等效性检查这样的静态验证是…一、静态验证
1.1 概述 在之前的文章中我们介绍了动态仿真但是动态仿真用于百万门以上电路时所需时间极长而且其功能覆盖率取决于所设计的输入激励向量很难达到100%因此静态时序分析和等效性检查这样的静态验证是必须的。静态时序分析比动态仿真快得多无需输入激励向量可以穷尽 所有门级电路的时序验证但无法发现逻辑功能错误逻辑综合后、布局后和布线后都能做但后者更为准确而重要。等效性验证用于比较RTL代码与RTL代码之间、RTL代码与网表之间、网表与网表之间的一致性常用于判断设计递进或修改后比如加入了扫描链逻辑是否发生了变化。 1.2 静态时序分析STA Static Timing Analysis通过计算电路所有路径上的延迟判断时序是否满足要求。它的特点是与动态仿真相比无需激励可以穷尽所有路径可识别时序故障类型多运行速度快占用内存少但无法发现逻辑功能上的错误。一般应用于布局布线前时延参数通过正标得到布局布线后时延参数通过反标得到插入扫描链或时钟树前后等。 STA可仿真四类时序路径Timing Path分别是1引脚到寄存器从芯片的输入端口到目的寄存器的数据输入端口2寄存器到寄存器从源寄存器的时钟端口到目的寄存器的数据输入端口3寄存器到引脚从源寄存器的时钟端口到芯片的输出端口 4引脚到引脚从芯片的输入端口到芯片的输出端口。 关于时序路径的详细内容可以阅读
FPGA时序分析与约束5——时序路径https://ztzhang.blog.csdn.net/article/details/132641522
1.2.1 最长路径和最短路径 如果从输入到输出存在多条信号路径则延迟最长的一条被称为最长路径Max Path或者关键路径Critical Path或者晚路径延迟最短的一条被称为最短路径Min Path或者早路径。最长路径不一定是途径单元数最多或者互连线最长的路径。 1.2.2 端口检查 对于静态时序分析来说最重要的就是检查芯片上所有寄存器的端口包括输入、输出、置位和复位、其对应检查的内容分别是建立时间、保持时间、恢复时间和移除时间。
建立时间Setup time时钟信号变化之前寄存器输入数据保持不变的最短时间。建立时间违例多发生在最慢的PVT条件下故分析时应使用最坏WORST条件下的时序库。因建立时间不够发生的违例对策是让时钟更晚地到达寄存器比如增加时钟周期或者缩短数据路径的延迟 保持时间Hold time时钟信号变化之后寄存器输入数据保持不变的最短时间。保持时间违例多发生在最快的PVT条件下故分析时应使用最好BEST条件下的时序库。因保持时间不够而发生的违例对策是增加数据路径的延迟或者让时钟更早地到达寄存器比如缩短时钟周期 恢复时间Recovery time时钟信号变化之前置位或复位信号保持有效的最短时间应采用最坏情况分析 移除时间Removal time时钟信号上升沿与置位或复位信号上升沿之间的时间应采用最好情况分析 关于这方面的详细内容可以阅读 FPGA时序分析与约束8——时序引擎https://ztzhang.blog.csdn.net/article/details/134095643 FPGA时序分析与约束2——时序电路时序https://ztzhang.blog.csdn.net/article/details/132626131 1.2.3 时序违例的可能原因与对策 设计约束不合理 某些设计约束或许根本不能实现这只能通过更改或修正时序约束文件来解决 线负载模型WLM不合理 逻辑综合时使用的WLM产生的网表在物理设计时不可能实现这需要根据当前的结果去产生新的WLMCWLMcustomized WLM再次进行逻辑综合也称物理综合physical synthesis 布局布线不合理 对于大规模或者复杂的设计由于初学者经验不足或者有经验者的疏忽而出现时序违例需要重新对布局布线进行优化 较小的优化可以不改变网表的逻辑只是通过改变逻辑单元的尺寸、复制单元或者添加缓冲器来解决这称为“原地优化IPOin-place optimization” 反复修改直至消除全部违例使时序全部满足要求称之为时序收敛Time Closure。 1.3 形式验证
作用判断当前设计与参考设计在逻辑功能上是否相同不能验证时序 常用方法等效性检查、模型验证和定量证明等等效性检查最为常用 常用EDA工具Synopsys的FormalityCadence的Encounter Conformal Equivalent Checker 1.4 等效性检查 常用于比较修改前后的RTL 代码之间 RTL 代码与逻辑综合生成的门级网表之间加入扫描链前后或者ECO修正前后的门级网表之间插入时钟树、扫描链、时序优化前后的设计之间在逻辑上的一致性或等效性。 等效性检查 比功能仿真方法的覆盖率高所需时间短。 二、小结 考虑到动态仿真用于百万门以上电路时所需时间极长而且其功能覆盖率取决于所设计的输入激励向量很难达到100%因此静态时序分析和等效性检查这样的静态验证是必须的。本文着重介绍了静态时序分析、形式验证和等效性验证。
