教师可以做网站吗,免费咨询大夫,网站推广应注意哪些事项,大邑做网站一、Zynq开发流程 二、软件安装 三、软件使用
字体大小修改#xff1a;Setting、Font 四、Vivado基本开发流程
1、创建工程 Quick Start 组包含有 Create Project#xff08;创建工程#xff09;、 Open Project#xff08;打开工程#xff09;、 Open Example ProjectSetting、Font 四、Vivado基本开发流程
1、创建工程 Quick Start 组包含有 Create Project创建工程、 Open Project打开工程、 Open Example Project打开实例工程。Tasks 组包含有 Manage IP管理 IP、 Open Hardware Manager打开硬件管理器、 Xilinx Tcl Store Tcl 脚本存储库。Learning Center 组包含有 Documentation and Tutorials文档和教程、 Quick Take Videos快速上手视频、 Release Notes Guide发布注释向导。 xc 代表 Xilinx 公司 7z 代表是 7 系列 Zynq 芯片 015 为芯片编号clg 代表封装工艺 485 代表封装的引脚个数为 485 个 -2 代表芯片速度等级为2。
对于软件的各个功能只需将光标放在对应功能选项上便会在左下角出现相应的说明。 2、添加源文件
1在 Flow Navigator 下找到 Project Manager 并展开单击 ProjectManager 下的 Add Sources 选项或者在 Sources 面板下单击 按钮。
2Add or Create Constraints添加或者创建约束Add or Create Design Sources添加或者创建设计源文件Add or Create Simulation Sources添加或者创建仿真文件 3Add Files 来选择添加本地现有的源文件或单击Create File 按钮来创建一个新的源文件。 4在该对话框中选择文件的类型和输入文件的名字。OK-Finish。 5在Define Moudle此处添加设计源文件中的顶层端口信号。OK 6添加源文件完成led_flash.v。双击led_flash.v查看程序。 7补全代码
module led_flash(input clk,input rst_n,output reg led);reg[25:0] cnt;always (posedge clk or negedge rst_n)beginif(!rst_n)cnt 26d0;else if (cnt 26d49_999_999)cnt cnt 1d1;elsecnt 26d0;endalways (posedge clk or negedge rst_n)beginif(!rst_n)led 1d0;else if (cnt 26d49_999_999)led ~led;elseled led;end
endmodule
3、RTL描述与分析
Verilog语法错误在编写的过程中会自动检测。RTL 描述与分析功能可以对工程的 RTL结构、语法进行查看进而可以分析并修正逻辑上的错误。
1在 Flow Navigator 下找到 RTL Analysis并展开。单击Open Elaborated Design打开 Elaborated Design。可 以看到 Open Elaborated Design 标题变为 Elaborated Design。等运行完成。
2Schematic RTL 原理图
4、激励创建与仿真测试
5、设计综合
1在 Flow Navigator 窗口下找到 Synthesis 并展开。在展开项中单击 Run Synthesis 开始对设计进行综合。
2当综合完成后出现 Synthesis Completed 对话框。可以选择 Open Synthesis Design 来打开综合后的设计进行观察单击 OK按钮。
3如果之前打开了 Elaborated Design会出现关闭 Elaborated Design的提示对话框。单击 Yes 按钮即可。
4在设计综合完成后的 Synthesis 展开项中工具会列出诸多可以在当前设计下进行的操作。注意在流程向导窗口中 Synthesis下的 Open Synthesized Design 在综合完成并打开设计后变为 Synthesized Design。出来一大堆东西。 5在打开 Synthesis Design 后默认打开 Schematic 视图如图所示。如果没有打开在 Synthesis Design 下单击 Schematic 即可打开。显然在综合后的原理图视图中电路网表即采用 FPGA 器件中拥有的基本元件来搭建了如图中的 LUT6 查找表。 6查看 LUT6 的内部映射关系。在原理图窗口内选择 LUT6 对应的 Cell。在 Sources 窗口下方的 Cell Properties 窗口中选择 Truth Table可以看到逻辑表达式 O!I5 !I0 !I1 I5 !I0 I1 I2 !I4 !I0 !I2 I3 !I4 以及真值表映射关系。
7单击 Synthesis Design 下的 Report Utilization 选项。出现 Report Utilization 对话框如图所示。通过 Report Utilization 功能我们可以得到工具针对当前设计的资源利用率的详细报告。单击 OK 按钮。 Vivado 开始计算该设计的资源消耗量。 8在 Vivado 下方打开了 Utilization-utilization_1 标签窗口。如图所示给出了该设计的资源利用率 9在查看 Schematic 视图时不同的阶段得到的图的体系结构不一定相同RTL 级别、 Synthesized Design 级别、 Implementation 级别不一定相同。
6、添加设计约束
FPGA 设计需要在工具中指定对应的 IO 引脚位置以及输入时钟的信息即需要用户对 IO 进行约 束以及进行时钟周期等时序约束。
1在综合完成后的设计上点击 Open Synthesized Design 来打开综合后的设计在菜单栏视图处下拉 I/O Planning view 点击进入 IO 规划视图界面。 2选择之后会进入 IO分配界面 该界面可用于分配 IO引脚、约束引脚电平、设置驱动强度等等这里我们需要为设计中的输入输出信号分配 IO 引脚并约束电平。通过原理图查看信号分配到正确的引脚。左上角保存。 7、设计实现
1)优化设计 Opt Design : 针对所选器件对逻辑设计进行优化以便达到最优实现 2)功耗优化设计 Power Opt Design (可选):从降低功耗的角度对逻辑设计进行优化 3)布局设计 Place Design(必选):将设计网表在所选器件上进行布局 4)布局后功耗优化 Post-Place Power Opt Design (可选):在布局之后的网表基础上优化功耗 5)布局后物理优化 Post-Place Phys Opt Design (可选):在布局之后的网表基础上进行物理优化主要针对时序性能 6)布线设计 Route Design(必选): 在布局后的设计上进行布线 7)布线后物理优化 Post-Route Phys Opt Design (可选):在布线后的设计上参考布线后的设计延时对逻辑、布局、布线等情况再次进行优化。
具体步骤
1在 Flow Navigator 下找到并展开 Implementation如图所示。单击 Run Implementation 选项开始执行实现过程。
2实现过程完成后会出现如图所示的 Implementation Completed 对话框。选择 Open Implemented Design单击 OK 按钮。 3打开 Implemented Design 后 调整结构图可以清晰地看到该设计用到的器件和器件之间的连线即布线。 8、生成比特流文件
设计的最后一步是将 Vivado 实现产生的网表文件转化为比特流文件并且将比特流文件下载到 FPGA 芯片中。比特流文件用于完成对 FPGA 进行配置。
1在 Flow Navigator 窗口下找到 Program and Debug 选项并展开。单击 Generate Bitstream 选项开始生成比特流文件。 2随后软件会出现弹窗提醒运行综合和实现这里需要选择在本地主机上运行同时建议将 jobs 设置为最大值这样能最快的运行完成。 3随后等待 bit 文件生成完成软件会出现如图所示的 Bitstream GenerationCompleted 对话框选择 Open Hardware Manager 选项。单击 OK 按钮。
4软件会为我们打开 Hardware Manager 界面该界面用于烧录和调试。如果没有打开该界面则单击 Open Hardware Manager 打开 Hardware Manager。Vivado 右上侧出现 Hardware Manager 界面。
9、硬件连接与烧录
连接USB Type-C和电源线。拨动电源开关到 ON 侧。
1在 Hardware Manager 界面中单击 AutoConnect 连接设备。 如果 Auto Connect 无法连接则需要检查开发板是否上电或驱动是否安装成功。 2Auto Connect 后软件会自动检测并连接器件。 3在 Hardware Manager 界面中找到并右键单击 xc7z015_1 1在浮动菜单中单击Program Device…选项。 4出现 Program Device 对话框。默认情况下比特流文件会自动选中如果没有单击“…”按钮找到并选中 led_flash.bit 文件。在 Program Device 对话框中单击 Program 按钮开始烧录。 5观察上板现象通过观察 LED D0是否按照预期的每秒进行一次翻转验证设计是否正确。
10、逻辑程序固化
程序固化就是将程序烧录到非易失性存储器如 QSPI Flash、 NAND Flash等上这样即使开发板断电后程序也不会丢失。 ZYNQ-7000 系列器件由于芯片并未向 PL 端提供控制非易失性存储器件的引脚用户只能使用 SDK 软件通过 PS 端进行固化。 五、硬件调试ILA的使用 六、Vivado Simulator仿真软件的使用 七、Zynq程序固化
合成BOOT.bin文件
1.在你工程的Zynq IP核中使能QSPI或SD。 2.Generate Bitstream。 3.导出硬件。 4.运行SDK保持默认OK。 5.生成FSBL.elf。 6.生成BOOT.bin文件点一下FSBL。 第一种固化到QSPI Flash。
1.确保开发板启动模式为JTAG模式使用Type-C线连接调试接口右侧。 2.在SDK界面点击Xilinx选择Program Flash。
3.把BOOT.bin和FSBL.elf放进去点击Program。 4.开发板断电启动模式改为QSPI模式。完成。 如果失败请检查IP核QSPI设置、生成的文件、操作是否有问题。
第二种固化到SD卡。
1.准备SD卡和读卡器。将SD插入读卡器插入电脑USB口中。接着将SD卡格式化其他资料请自行保存为FAT32格式。 2.格式化之后将生成的BOOT.bin文件拷贝到SD卡根目录上。弹出读卡器拔下SD卡。
3.将SD卡正确安装到开发板上。 4.开发板断电切换到SD卡启动模式开发板上电。 如果失败请检查IP核SD设置、生成的文件、操作是否有问题。 常见问题
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