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时序约束的定义–设计者根据实际的系统功能，通过时序约束的方式提出时序要求； FPGA 编译工具根据设计者的时序要求，进行布局布线；编译完成后， FPGA 编译工具还需要针对布局布线的结果，套用特定的… 文章目录 前言一、定义二、举例说明2.1 建立时间违规2.2 保持时间违规 前言
时序约束的定义–设计者根据实际的系统功能，通过时序约束的方式提出时序要求； FPGA 编译工具根据设计者的时序要求，进行布局布线；编译完成后， FPGA 编译工具还需要针对布局布线的结果，套用特定的时序模型（ FPGA 器件厂商能够使用这样的模型，对 FPGA 布局布线后的每一个逻辑电路和走线计算出延时信息），给出最终的时序分析和报告；设计者通过查看时序报告，确认布局布线后的时序结果是否满足设计要求。
提示：以下是本篇文章正文内容，下面案例可供参考
一、定义 二、举例说明
