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没玩过图像缩放都不好意思说自己玩儿过FPGA#xff0c;这是CSDN某大佬说过的一句话#xff0c;鄙人深信不疑。。。
目前市面上主流的FPGA图像缩放方案如下#xff1a;1#xff1a;Xilinx的HLS方案#xff0c;该方案简单#xff0c;易于实现#xff0c;但只能用…1、前言
没玩过图像缩放都不好意思说自己玩儿过FPGA这是CSDN某大佬说过的一句话鄙人深信不疑。。。
目前市面上主流的FPGA图像缩放方案如下1Xilinx的HLS方案该方案简单易于实现但只能用于Xilinx自家的FPGA2非纯Verilog方案大部分代码使用Verilog实现但中间的fifo或ram等使用了IP导致移植性变差难以在Xilinx、Altera和国产FPGA之间自由移植3纯Verilog方案
本文使用Xilinx Zynq7000系列FPGA Zynq7020实现Video Processing Subsystem图像缩放输入视频源采用OV5640摄像头模组FPGA采集OV5640摄像头视频DVP转RGB888调用Zynq软核的片内i2c控制器将OV5640配置为1280x72030Hz分辨率然后调用Xilinx官方的Video In to AXI4-Stream IP核将RGB视频流转换为AXI4-Stream视频流然后调用Xilinx官方的Video Processing Subsystem IP核将输入视频进行任意尺寸图像缩放操作该操作通过Zynq软核SDK软件配置其本质为通过AXI_Lite 做寄存器配置然后调用Xilinx官方的VDMA IP将视频做PS侧DDR3的视频缓存操作调用Zynq将VDMA配置为三帧缓存其本质为通过AXI_Lite 做寄存器配置然后调用Xilinx官方的Video Timing Controller IP和AXI4-Stream to Video Out IP将AXI4-Stream视频流转换为RGB视频流然后添加自定义的HDMI发送IP将RGB视频转换为TMDS的差分视频送显示器显示提供一套vivado2019.1版本的工程源码和技术支持
本博客详细描述了Zynq-7000系列FPGA使用 Video Processing Subsystem 实现图像缩放的设计方案工程代码可综合编译上板调试可直接项目移植适用于在校学生、研究生项目开发也适用于在职工程师做学习提升可应用于医疗、军工等行业的高速接口或图像处理领域整个工程调用Zynq软核做IP的配置Zynq的配置在SDK里以C语言软件代码的形式运行所以整个工程包括FPGA逻辑设计和SDK软件设计两部分需要具备FPGA和嵌入式C语言的综合能力不适合初学者或者小白
2、相关方案推荐
FPGA图像处理方案
我的主页目前有FPGA图像处理专栏改专栏收录了我目前手里已有的FPGA图像处理方案包括图像缩放、图像识别、图像拼接、图像融合、图像去雾、图像叠加、图像旋转、图像增强、图像字符叠加等等以下是专栏地址点击直接前往
FPGA图像缩放方案
我的主页目前有FPGA图像缩放专栏改专栏收录了我目前手里已有的FPGA图像缩放方案从实现方式分类有基于HSL实现的图像缩放、基于纯verilog代码实现的图像缩放从应用上分为单路视频图像缩放、多路视频图像缩放、多路视频图像缩放拼接从输入视频分类可分为OV5640摄像头视频缩放、SDI视频缩放、MIPI视频缩放等等以下是专栏地址点击直接前往
HLS图像缩放方案
之前写过一篇自己写的HLS图像缩放的博客该方案与官方的Video Processing Subsystem区别在于手写的看得到以下是博客地址点击直接前往
3、设计思路详解
本文使用Xilinx Zynq7000系列FPGA Zynq7020实现Video Processing Subsystem图像缩放输入视频源采用OV5640摄像头模组FPGA采集OV5640摄像头视频DVP转RGB888调用Zynq软核的片内i2c控制器将OV5640配置为1280x72030Hz分辨率然后调用Xilinx官方的Video In to AXI4-Stream IP核将RGB视频流转换为AXI4-Stream视频流然后调用Xilinx官方的Video Processing Subsystem IP核将输入视频进行任意尺寸图像缩放操作该操作通过Zynq软核SDK软件配置其本质为通过AXI_Lite 做寄存器配置然后调用Xilinx官方的VDMA IP将视频做PS侧DDR3的视频缓存操作调用Zynq将VDMA配置为三帧缓存其本质为通过AXI_Lite 做寄存器配置然后调用Xilinx官方的Video Timing Controller IP和AXI4-Stream to Video Out IP将AXI4-Stream视频流转换为RGB视频流然后添加自定义的HDMI发送IP将RGB视频转换为TMDS的差分视频送显示器显示提供一套vivado2019.1版本的工程源码和技术支持工程源码设计框图如下 框图解释箭头表示数据流向箭头内文字表示数据格式箭头外数字表示数据柳巷的步骤
Video Processing Subsystem 介绍
由于工程所用到的IP都是常用IP所以这里重点介绍一下Video Processing SubsystemVideo Processing Subsystem有缩放、去隔行、颜色空间转换等功能这里仅使用图像缩放功能其特点如下适用于Xilinx所有系列的FPGA器件支持最大分辨率8K即可以处理高达8K的视频输入视频格式AXI4-Stream输出视频格式AXI4-Stream需要SDK软件配置其本质为通过AXI_Lite 做寄存器配置提供自定义的配置API通过调用该库函数即可轻松使用具体参考SDK代码模块占用的FPGA逻辑资源更小相比于自己写的HLS图像缩放而言官方的Video Processing Subsystem资源占用大约减小30%左右且更高效Video Processing Subsystem逻辑资源如下请谨慎评估你的FPGA资源情况 Video Processing Subsystem IP配置如下这里配置为双线性插值图像缩放算法 4、工程代码详解
PL 端 FPGA 逻辑设计
开发板FPGA型号Xilinx--Zynq7020--xc7z020clg400-2开发环境Vivado2019.1输入OV5640摄像头分辨率1280x720p输出HDMI1080P分辨率下的有效区域显示工程作用Zynq-7000系列FPGA使用Video Processing Subsystem实现图像缩放 HDMI 输出工程BD如下 工程代码架构如下 工程的资源消耗和功耗如下 PS 端 SDK 软件设计
PS 端 SDK 软件工程代码架构如下 主函数通过如下的五个宏定义设计了五种不同的图像缩放方案ov5640输入分辨率1280x720HDMI输出分辨率1280x720ov5640输入分辨率1280x720HDMI输出分辨率640x480ov5640输入分辨率1280x720HDMI输出分辨率300x300ov5640输入分辨率1280x720HDMI输出分辨率1600x800ov5640输入分辨率1280x720HDMI输出分辨率1920x1080 主函数进行相应的图像缩放操作并打印相关信息代码如下 5、工程移植说明
vivado版本不一致处理
1如果你的vivado版本与本工程vivado版本一致则直接打开工程
2如果你的vivado版本低于本工程vivado版本则需要打开工程后点击文件--另存为但此方法并不保险最保险的方法是将你的vivado版本升级到本工程vivado的版本或者更高版本 3如果你的vivado版本高于本工程vivado版本解决如下 打开工程后会发现IP都被锁住了如下 此时需要升级IP操作如下 FPGA型号不一致处理
如果你的FPGA型号与我的不一致则需要更改FPGA型号操作如下 更改FPGA型号后还需要升级IP升级IP的方法前面已经讲述了
其他注意事项
1由于每个板子的DDR不一定完全一样所以MIG IP需要根据你自己的原理图进行配置甚至可以直接删掉我这里原工程的MIG并重新添加IP重新配置2根据你自己的原理图修改引脚约束在xdc文件中修改即可3纯FPGA移植到Zynq需要在工程中添加zynq软核
6、上板调试验证并演示
准备工作
Zynq7000系列开发板OV5640摄像头HDMI显示器或者LCD显示屏我用到的LCD显示屏为4.3寸分辨率800x480
输出静态演示
ov5640输入分辨率1280x720HDMI输出分辨率1280x720HDMI显示输出和串口打印分别如下 ov5640输入分辨率1280x720HDMI输出分辨率640x480HDMI显示输出和串口打印分别如下 ov5640输入分辨率1280x720HDMI输出分辨率300x300HDMI显示输出和串口打印分别如下 ov5640输入分辨率1280x720HDMI输出分辨率1600x800HDMI显示输出和串口打印分别如下 ov5640输入分辨率1280x720HDMI输出分辨率1920x1080HDMI显示输出和串口打印分别如下
