图片类网站怎样做高并发,网页游戏代码,郑州免费做网站,网页链接怎么弄1顶层模块#xff1a; 不能像C语言的h文件那样#xff0c;把io的定义放在其他文件。
在Verilog中#xff0c;顶层模块是整个设计的最高层次#xff0c;它包含了所有其他模块和子模块。
顶层模块定义了整个设计的输入和输出端口#xff0c;以及各个子模块之间的连接方式。…1顶层模块 不能像C语言的h文件那样把io的定义放在其他文件。
在Verilog中顶层模块是整个设计的最高层次它包含了所有其他模块和子模块。
顶层模块定义了整个设计的输入和输出端口以及各个子模块之间的连接方式。IO的定义通常是放在顶层模块内部用来定义整个设计的输入和输出端口。
在顶层模块中我们可以使用 模块IO 来声明下方的空间来定义模块的功能
通常使用RTLRegister Transfer Level来实现也可以编写结构代码或描述性原语。
2顶层模块模板
module top_PGL22G
//顶层参数在加载改模块时先加载参数
#(parameter CNT_1US_MAX 6d49 ,//因为主晶振50MHz【计数0~49】parameter CNT_1MS_MAX 10d999 ,// 1ms1000us;parameter CNT_1S_MAX 10d999 //最后一个参数不加【,】逗号
)//模块的io跟PLC的io一样程序以集成块的方式展现
(input FPGA_CLK_50M_b5,input reset_e8,input key1_k18,input key2_n17,input key3_n18,input key4_h17,
//output led1_d15,output led2_c15,output led3_a12,output led4_b12,output beep_h13
//【注】最后一个参数不加逗号
);
//
//内部成员//
//并联运行的程序//usalways(posedge FPGA_CLK_50M_b5 or negedge reset_e8) //【死循环】敏感【触发条件上升沿 clk】【运行副本】if(reset_e81b0)begin //50Mhz晶振 49_999_999 是 1秒1次cnt_1us 6b0;// cnt_en 1b0;endelse if(cnt_1us CNT_1US_MAX)// 0~49cnt_1us 6b0;else cnt_1us cnt_1us 6b1 ;//msalways(posedge FPGA_CLK_50M_b5 or negedge reset_e8) //【死循环】敏感【触发条件上升沿 clk】【运行副本】if(reset_e81b0)begin //50Mhz晶振 49_999_999 是 1秒1次cnt_1ms 10d0;endelse if((cnt_1ms CNT_1MS_MAX ) (cnt_1us CNT_1US_MAX))// ms满cnt_1ms 10d0;else if(cnt_1us CNT_1US_MAX)cnt_1ms cnt_1ms 10d1 ;// ms加1//salways(posedge FPGA_CLK_50M_b5 or negedge reset_e8) //【死循环】敏感【触发条件上升沿 clk】【运行副本】if(reset_e81b0)begin //50Mhz晶振 49_999_999 是 1秒1次cnt_1s 10d0;endelse if((cnt_1s CNT_1S_MAX ) (cnt_1ms CNT_1MS_MAX) (cnt_1us CNT_1US_MAX))// s满cnt_1s 10d0;else if((cnt_1ms CNT_1MS_MAX)(cnt_1us CNT_1US_MAX))cnt_1s cnt_1s 10d1 ;// s加1endmodule
原来可以写法上要稍微改下格式
