高端人才招聘网站排名,网站底部优化文字,惠州城市建设建筑网站,建筑工程网络教育网1.#xff09;软件安装#xff1a; 解压缩或执行安装文件#xff0c;安装 Supra 软件。执行文件为 bin 目录中的 Supra.exe。 运行 Supra#xff0c;选择菜单 File - Import license#xff0c;选择 license 文件并导入 License。 2.#xff09;新建项目#xff1a;…1.软件安装 解压缩或执行安装文件安装 Supra 软件。执行文件为 bin 目录中的 Supra.exe。 运行 Supra选择菜单 File - Import license选择 license 文件并导入 License。 2.新建项目 新建一工程目录。打开 Supra进入 Tools - Migrate Target Directory 选新建的工程目录Migrate from directory 不填输入设计名称这里例如ledDevice 选 AG1KLPQ48ve 文件不填。 选择对应开发 ModeNative 选项AGM 自有 EDA 综合工具Synplicity 选项第三方综合工具例如 SynplifyMentor 等Compatible 选项兼容 Altera Quartus II 的综合工具。 下面主要介绍 Supra 基于 Quartus II 综合的设计流程其它工具设计流程类似。Mode 选择Compatible点 next 生成一个以 led 命名的 Quartus II 项目以及空的设计文件qpfvsdc 等。 3.项目设计 用 Quartus II 打开 led.qpf 项目文件修改设计文件 v或添加其它所需设计源文件。 设计完成后Quartus II 中选择菜单中 Tools - Tcl Scripts…窗口中选 af_quartus.tcl点击 Run进行编译。 Tcl 执行过一次后以后修改原设计Quartus 里只需执行正常的编译Start Compilation。 4.项目设置 Quartus II 里编译成功后编辑 DesignName.asf 文件Supra 的设置文件类似 Quartus II qsf文件格式可参考 qsf 文件 加入 IO 标准IO 位置等设置信息保存。 例如set_location_assignment -to clk PIN_13 请参考芯片的管脚映射列表确定 IO 名称及位置 5.项目编译 Supra 里继续执行 Next开始进行编译。 编译成功后可以得到烧写文件 bin 文件。 Bin 文件为两种led_master.binled .bin。分别用于 master 和 slave 的配置方式。Bin 烧写文件大小约 48K Bytes
6.芯片配置 Master 方式 把 DesignName_master.bin 用编程器烧写进通用 SPI Flash 后接入 FPGA 的 SPI 接口实现上电即配置。 Salve 方式 DesignName.bin 集成到外部 MCU 软件内通过 SPI 接口把数据配置到 FPGA 内。通过 SPI 口进行 Master 或 Slave 方式配置配置管脚说明如下 通过 MCU 配置 AG1KLP 的时序请参考下图 Master 配置的方式AG1KLP 3.3V VCCIO 电源应略先于 VDDC 1.2V 上电这样保证 FPGA 在启动前配置 FLASH3.3V先启动完成从而避免上电配置失败。
PLL 和 RAM 的使用方法 在 Supra 中进入 Tools - Create IP选择 PLL 或 Memory。 PLL 类型选择 PLLX填写输入频率MHz输出频率相移等数据。 注意PLL 的输入时钟必须是芯片的全局输入时钟管脚Pin_13Pin_15Pin_19 这三个。 RAM 类型选择 BRAM根据需要设置数据宽度和深度以及端口方向。 完成后 Run目录中会产生比如 pll0.v、pll0.ip 和 ram0.v、ram0.ip 两个文件。 如选用 Compatible 模式需在 Quartus II 设计中加入 IP代码中调用产生的模块。由于 IP包 含 在 alta_sim.v 的 库 文 件 中 这 个 文 件 默 认 在 supra 的 安 装 目 录 中 如 C:\Supra\etc\arch\rodinia。Quartus II project 要加入这个文件同时要把 alta_pllx 或 alta_bram设为 Design Partition如图 AG1KLPQ48 Pinout AG1KLPQ48QFN-48 封装body size6mmX6mmpitch0.4mm 注意全局输入信号最好选用 IO_GB 管脚 只有 PIN_13/15/19 可以直接接入内部 PLL IO_CBSEL0/1 用于多个配置数据启动不用可忽略作普通 IO IO_GB_CDONE 可复用 CDONE 功能。
AG1KLPQ48 封装图 QFN-48 封装body size6mmX6mmpitch0.4mm
