成都工信部网站,网页设计代码的意思,wordpress 中的函数大全,自己做网站难前些天发现了一个巨牛的人工智能学习电子书#xff0c;通俗易懂#xff0c;风趣幽默#xff0c;无广告#xff0c;忍不住分享一下给大家。#xff08;点击跳转人工智能学习资料#xff09; 一、实验目的
掌握一般性计数器的VHDL设计方法#xff0c;熟悉程序文本和原理图…前些天发现了一个巨牛的人工智能学习电子书通俗易懂风趣幽默无广告忍不住分享一下给大家。点击跳转人工智能学习资料 一、实验目的
掌握一般性计数器的VHDL设计方法熟悉程序文本和原理图结合方法设计电路。掌握CASE语句的基本使用方法。
二、实验内容
首先用VHDL语言设计10进制计数器要求电路具有复位端和使能端仿真验证其正确性并将其封装成一个元件用两个10进制计数器扩展成一个100进制计数器注意两个10进制计数器间管脚的连接方式画出其原理图并用QUARTUSⅡ软件仿真验证仿真验证所设计电路的功能;首先用CASE语句设计7段显示译码器电路仿真验证其正确性并将其封装成一个元件用7段显示译码器将100进制计数器的两组4位二进制输出转换为10进制显示画出其原理图并用QUARTUSⅡ软件仿真验证.
三、实验设计
1.首先用VHDL语言设计一个10进制计数器该计数器具有复位端和使能端因此需要使用条件语句实现其功能并且应该是四位的输入输出。VHDL代码如下
Library ieee;
Use ieee.Std_Logic_1164.All;
Use ieee.Std_Logic_Unsigned.All;
Entity count10 isport(clk,rst,en,load: in Std_Logic;data: in Std_Logic_Vector (3 downto 0);dout: out Std_Logic_Vector (3 downto 0);cout: out Std_Logic);
End Entity count10;
Architecture bhv of count10 is
beginprocess (clk,rst,en,load)variable q: Std_Logic_Vector (3 downto 0);beginif rst0 then q:(others0);elsif clk event and clk1 thenif en1 thenif (load0) then q:data; elseif q9 then q:q1;else q:(others0);end if;end if;end if;end if;if q1001 then cout1;else cout0;end if;doutq;End process;
End Architecture bhv;验证其正确性仿真波形图如下 2. 用两个10进制计数器扩展成一个100进制计数器注意其引脚的连接方式。 仿真验证其正确性波形图如下 3. 用CASE语句设计7段显示译码器电路根据不同数字对应显示不同数码管的情况设计正确的对应关系。VHDL代码如下
LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL ;
use Ieee.std_logic_unsigned.all;
entity led7 isport (indata: in std_logic_vector(3 downto 0);odata: out std_logic_vector(6 downto 0));
end entity led7;
architecture bhv of led7 isbeginprocess (indata)begincase (indata) iswhen 0000 odata 0111111 ;when 0001 odata 0001110 ;when 0010 odata 1011011 ;when 0011 odata 1001111 ;when 0100 odata 1100110 ;when 0101 odata 1101101 ;when 0110 odata 1111101 ;when 0111 odata 0000111 ;when 1000 odata 1111111 ;when 1001 odata 1101111 ;when others null;end case;end process;
end architecture bhv;将其封装成一个元件。在VHDL描述页面选file→create/update→create symbol files for current file把编写的代码封装成一个元件。
用7段显示译码器将100进制计数器的两组4位二进制输出转换为10进制显示。原理图如下
验证其正确性仿真波形如下
