网站开发视频播放网站,大墨免费空间申请,深圳做二维码网站建设,wordpress手机验证免插件Verilog 最常用的 2 种数据类型就是线网#xff08;wire#xff09;与寄存器#xff08;reg#xff09;#xff0c;其余类型可以理解为这两种数据类型的扩展或辅助。
线网#xff08;wire#xff09;
wire 类型表示硬件单元之间的物理连线#xff0c;由其连接的器件输…Verilog 最常用的 2 种数据类型就是线网wire与寄存器reg其余类型可以理解为这两种数据类型的扩展或辅助。
线网wire
wire 类型表示硬件单元之间的物理连线由其连接的器件输出端连续驱动。如果没有驱动元件连接到 wire 型变量缺省值一般为 Z。举例如下
实例
wire interrupt ;
wire flag1, flag2 ;
wire gnd 1b0 ;
线网型还有其他数据类型包括 wandworwritriandtriortrireg 等。这些数据类型用的频率不是很高这里不做介绍。
寄存器reg
寄存器reg用来表示存储单元它会保持数据原有的值直到被改写。声明举例如下
实例
reg clk_temp;
reg flag1, flag2 ;
例如在 always 块中寄存器可能被综合成边沿触发器在组合逻辑中可能被综合成 wire 型变量。寄存器不需要驱动源也不一定需要时钟信号。在仿真时寄存器的值可在任意时刻通过赋值操作进行改写。例如
实例
reg rstn ;
initial beginrstn 1b0 ;#100 ;rstn 1b1 ;
end
向量
当位宽大于 1 时wire 或 reg 即可声明为向量的形式。例如
实例
reg [3:0] counter ; //声明4bit位宽的寄存器counter
wire [32-1:0] gpio_data; //声明32bit位宽的线型变量gpio_data
wire [8:2] addr ; //声明7bit位宽的线型变量addr位宽范围为8:2
reg [0:31] data ; //声明32bit位宽的寄存器变量data, 最高有效位为0
对于上面的向量我们可以指定某一位或若干相邻位作为其他逻辑使用。例如
实例
wire [9:0] data_low data[0:9] ;
addr_temp[3:2] addr[8:7] 1b1 ;
Verilog 支持可变的向量域选择例如
实例
reg [31:0] data1 ;
reg [7:0] byte1 [3:0];
integer j ;
always* beginfor (j0; j3;jj1) beginbyte1[j] data1[(j1)*8-1 : j*8]; //把data1[7:0]…data1[31:24]依次赋值给byte1[0][7:0]…byte[3][7:0]end
end
Verillog 还支持指定 bit 位后固定位宽的向量域选择访问。
[bit: width] : 从起始 bit 位开始递增位宽为 width。[bit-: width] : 从起始 bit 位开始递减位宽为 width。
实例
//下面 2 种赋值是等效的
A data1[31-: 8] ;
A data1[31:24] ;//下面 2 种赋值是等效的
B data1[0 : 8] ;
B data1[0:7] ;
对信号重新进行组合成新的向量时需要借助大括号。例如
实例
wire [31:0] temp1, temp2 ;
assign temp1 {byte1[0][7:0], data1[31:8]}; //数据拼接
assign temp2 {32{1b0}}; //赋值32位的数值0
整数实数时间寄存器变量
整数实数时间等数据类型实际也属于寄存器类型。
整数integer
整数类型用关键字 integer 来声明。声明时不用指明位宽位宽和编译器有关一般为32 bit。reg 型变量为无符号数而 integer 型变量为有符号数。例如
实例
reg [31:0] data1 ;
reg [3:0] byte1 [7:0]; //数组变量后续介绍
integer j ; //整型变量用来辅助生成数字电路
always* beginfor (j0; j3;jj1) beginbyte1[j] data1[(j1)*8-1 : j*8]; //把data1[7:0]…data1[31:24]依次赋值给byte1[0][7:0]…byte[3][7:0]end
end
此例中integer 信号 j 作为辅助信号将 data1 的数据依次赋值给数组 byte1。综合后实际电路里并没有 j 这个信号j 只是辅助生成相应的硬件电路。
实数real
实数用关键字 real 来声明可用十进制或科学计数法来表示。实数声明不能带有范围默认值为 0。如果将一个实数赋值给一个整数则只有实数的整数部分会赋值给整数。例如
实例
real data1 ;
integer temp ;
initial begindata1 2e3 ;data1 3.75 ;
endinitial begintemp data1 ; //temp 值的大小为3
end
时间time
Verilog 使用特殊的时间寄存器 time 型变量对仿真时间进行保存。其宽度一般为 64 bit通过调用系统函数 $time 获取当前仿真时间。例如
实例
time current_time ;
initial begin#100 ;current_time $time ; //current_time 的大小为 100
end
数组
在 Verilog 中允许声明 reg, wire, integer, time, real 及其向量类型的数组。
数组维数没有限制。线网数组也可以用于连接实例模块的端口。数组中的每个元素都可以作为一个标量或者向量以同样的方式来使用形如数组名[下标]。对于多维数组来讲用户需要说明其每一维的索引。例如
实例
integer flag [7:0] ; //8个整数组成的数组
reg [3:0] counter [3:0] ; //由4个4bit计数器组成的数组
wire [7:0] addr_bus [3:0] ; //由4个8bit wire型变量组成的数组
wire data_bit[7:0][5:0] ; //声明1bit wire型变量的二维数组
reg [31:0] data_4d[11:0][3:0][3:0][255:0] ; //声明4维的32bit数据变量数组
下面显示了对数组元素的赋值操作
实例
flag [1] 32d0 ; //将flag数组中第二个元素赋值为32bit的0值
counter[3] 4hF ; //将数组counter中第4个元素的值赋值为4bit 十六进制数F等效于counter[3][3:0] 4hF即可省略宽度;
assign addr_bus[0] 8b0 ; //将数组addr_bus中第一个元素的值赋值为0
assign data_bit[0][1] 1b1; //将数组data_bit的第1行第2列的元素赋值为1这里不能省略第二个访问标号即 assign data_bit[0] 1b1; 是非法的。
data_4d[0][0][0][0][15:0] 15d3 ; //将数组data_4d中标号为[0][0][0][0]的寄存器单元的15~0bit赋值为3
虽然数组与向量的访问方式在一定程度上类似但不要将向量和数组混淆。向量是一个单独的元件位宽为 n数组由多个元件组成其中每个元件的位宽为 n 或 1。它们在结构的定义上就有所区别。
存储器
存储器变量就是一种寄存器数组可用来描述 RAM 或 ROM 的行为。例如
实例
reg membit[0:255] ; //256bit的1bit存储器
reg [7:0] mem[0:1023] ; //1Kbyte存储器位宽8bit
mem[511] 8b0 ; //令第512个8bit的存储单元值为0
参数
参数用来表示常量用关键字 parameter 声明只能赋值一次。例如
实例
parameter data_width 10d32 ;
parameter i1, j2, k3 ;
parameter mem_size data_width * 10 ;
但是通过实例化的方式可以更改参数在模块中的值。此部分以后会介绍。
局部参数用 localparam 来声明其作用和用法与 parameter 相同区别在于它的值不能被改变。所以当参数只在本模块中调用时可用 localparam 来说明。
字符串
字符串保存在 reg 类型的变量中每个字符占用一个字节8bit。因此寄存器变量的宽度应该足够大以保证不会溢出。
字符串不能多行书写即字符串中不能包含回车符。如果寄存器变量的宽度大于字符串的大小则使用 0 来填充左边的空余位如果寄存器变量的宽度小于字符串大小则会截去字符串左边多余的数据。例如为存储字符串 run.runoob.com, 需要 14*8bit 的存储单元
实例
reg [0: 14*8-1] str ;
initial beginstr run.runoob.com;
end
有一些特殊字符在显示字符串中有特殊意义例如换行符制表符等。如果需要在字符串中显示这些特殊的字符则需要在前面加前缀转义字符 \ 。例如下表所示
转义字符显示字符\n换行\t制表符%%%\\\\ooo1到3个8进制数字字符
其实在 SystemVerilog主要用于 Verilog 仿真的编程语言语言中已经可以直接用关键字 string 来表示字符串变量类型这为 Verilog 的仿真带来了极大的便利。有兴趣的学者可以简单学习下 SystemVerilog。
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