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由于英特尔 Quartus Prime Pro Edition 软件 23.1 版存在一个问题#xff0c;在将 PHY Lite 用于并行接口Intel Agilex 7 FPGA IP 时#xff0c;无法在顶部子组上对锁相环 #xff08;PLL#xff09; 进行实例化。 解决方法
要变通解决此问题#xff0c;可以在底部…说明
由于英特尔® Quartus® Prime Pro Edition 软件 23.1 版存在一个问题在将 PHY Lite 用于并行接口Intel Agilex® 7 FPGA IP 时无法在顶部子组上对锁相环 PLL 进行实例化。 解决方法
要变通解决此问题可以在底部子组中以 34-35 或 36-37 的引脚索引实例化差分参考时钟输入。
而单个参考时钟输入只能在引脚索引为 34 或 36 的底部子组中实例化。 如果需要在顶级子库中实例化参考时钟输入则必须将以下赋值添加到 Quartus® 设置文件 .qsf
set_intance_assignment -name PLL_REFCLK_INPUT_TYPE NOT_BALANCED -to *arch_inst|phylite_clocking_inst|iopll_inst
