网站建设有利于,网上做网站 干对缝儿生意,巩义做网站汉狮网络,宁波网站建设速成在一个数字系统中往往需要多种频率的时钟脉冲作为驱动源#xff0c;这样就需要对FPGA的系统时钟#xff08;频率太高#xff09;进行分频。分频器主要分为奇数分频#xff0c;偶数分频#xff0c;半整数分频和小数分频#xff0c;在对时钟要求不是很严格的FPGA系统中这样就需要对FPGA的系统时钟频率太高进行分频。分频器主要分为奇数分频偶数分频半整数分频和小数分频在对时钟要求不是很严格的FPGA系统中分频器通常都是通过计数器的循环来实现的。 偶数分频假设为N分频由待分频的时钟触发计数器计数当计数器从0计数到N/2-1时输出时钟进行翻转并给计数器一个复位信号使得下一个时钟从零开始计数。以此循环下去。这种方法可以实现任意的偶数分频。如图所示两个D触发器级联实现四分频电路原理来一个时钟脉冲,D端数据就被送到输出端Q,同时输出一个反向数据到Q非端下一个时钟脉冲到,重复上面过程,但数据己被取反由此每两个时钟Q端数被取反一次由此得到二份频继而得到四分频。 Tips: D触发器的工作原理验证其状态不变可先假定初值为0或为1根据逻辑关系分析 D触发器的状态表CP为时钟R为置零端S为置1端D为信号输入端输出信号有Q。 实现D触发器功能的verilog代码为 module D(q,qn,d,cp,r,s);
output q,qn; //D 触发器的两个输出
input d,cp,r,s; //D 触发器的四个输入
reg q,qn; // 输出寄存器
always(posedge cp) //在 在 cp 的上升沿触发
begin
if({r,s}2b01) // 判断是否有 r0,s1
begin
q1b0;
qn1b1;
end
else if({r,s}2b10) // 判断是否有 r1,s0
begin
q1b1;
qn1b0;
end
else if({r,s}2b11) // 判断是否有 r1 s1
begin
qd;
qn~d;
end
end
endmodule 对于分频系数为10的分频器本例的输入时钟系统50M时钟clk_50M)输出为十分频时钟f_50)。设置一个3位的计数器当计时寄存器到410/2-1时将输出分频信号取反即可得到10分频的输出。下图分别为功能仿真和时序仿真存在延迟 module fengping_2(clk_50M,f_10);
input clk_50M; // 系统输入时钟50M 周期 20ns
output f_10; //10 分频输出5M
reg f_10; // 输出寄存器
reg[2:0] cnt; // 计数寄存器
always(posedge clk_50M) // 每个时钟周期的上升沿触发
// 执行 begin_end 中的语句
begin
if(cnt3b100) // 判断 cnt 是否为 4, 是的话执行以下程序
begin
f_10~f_10; //把 把 f_10 取反
cnt3b0; // 计数寄存器清零
end
else //cnt 没到 4 执行以下程序
begin
cntcnt3b1;// 计数寄存器自加一
end
end
endmodule 奇数分频首先完全可以通过计数器来实现如进行三分频通过待分频时钟上升沿触发计数器进行模三计数当计数器计数到邻近值进行两次翻转比如可以在计数器计数到1时输出时钟进行翻转计数到2时再次进行翻转。即是在计数值在邻近的1和2进行了两次翻转。这样实现的三分频占空比为1/3或者2/3。如果要实现占空比为50%的三分频时钟可以通过待分频时钟下降沿触发计数和上升沿同样的方法计数进行三分频然后下降沿产生的三分频时钟和上升沿产生的时钟进行相或运算即可得到占空比为50%的三分频时钟。这种方法可以实现任意的奇数分频。归类为一般的方法为对于实现占空比为50%的N倍奇数分频首先进行上升沿触发进行模N计数计数选定到某一个值进行输出时钟翻转然后经过N-1/2再次进行翻转得到一个占空比非50%奇数n分频时钟。再者同时进行下降沿触发的模N计数到和上升沿触发输出时钟翻转选定值相同值时进行输出时钟时钟翻转同样经过N-1/2时输出时钟再次翻转生成占空比非50%的奇数n分频时钟。两个占空比非50%的n分频时钟相或运算得到占空比为50%的奇数n分频时钟。 module fenpin(input i_clk,input i_rst_n,output o_clk
);// log2(3) 1.5850 2
reg [1:0] cnt_p; // 上升沿计数子// 3位上升沿计数器: 0 ~ 2
always (posedge i_clk, negedge i_rst_n)
beginif (!i_rst_n)cnt_p 0;elsebeginif (cnt_p 2) //23-1cnt_p 0;elsecnt_p cnt_p 1b1;end
end// log2(3) 1.5850 2
reg [1:0] cnt_n; // 下降沿计数子// 3位下降沿计数器: 0 ~ 2
// 2 3 - 1
always (negedge i_clk, negedge i_rst_n)
beginif (!i_rst_n)cnt_n 0;elsebeginif (cnt_n 2) //23-1cnt_n 0;elsecnt_n cnt_n 1b1;end
endreg o_clk_p; // 上升沿时钟输出寄存器// 输出上升沿时钟
// 0 ~ 1 ↑- 1
// (11) ~ 2 ↑- 0
// 1 31
// 2 3 - 1
always (posedge i_clk, negedge i_rst_n)
beginif (!i_rst_n)o_clk_p 0;elsebeginif (cnt_p 1) // 1 31 ,右移相当于除以2o_clk_p 1;elseo_clk_p 0;end
endreg o_clk_n; // 下降沿时钟输出寄存器// 输出下降沿时钟
// 0 ~ 1 ↓- 1
// (11) ~ 2 ↓- 0
// 1 31
// 2 3 - 1
always (negedge i_clk, negedge i_rst_n)
beginif (!i_rst_n)o_clk_n 0;elsebeginif (cnt_n 1) // 1 31 o_clk_n 1;elseo_clk_n 0;end
endassign o_clk o_clk_n o_clk_p; // 按位与(作用:掩码)endmodule 转载于:https://www.cnblogs.com/Fun-with-FPGA/p/4700631.html
