专业建设网站公司排名,crm管理系统使用,网站更新提示怎末做,公司网站的作用意义维护建设管理一、为什么要进行时序分析和时序约束 PCB通过导线将具有相关电气特性的信号相连接#xff0c;这些电气信号在PCB上进行走线传输时会产生一定的传播延时。 而FPGA内部也有着非常丰富的可配置的布线资源#xff0c;能够让位于不同位置的逻辑资源块、时钟处理单元、BLOCK RAM、D…一、为什么要进行时序分析和时序约束 PCB通过导线将具有相关电气特性的信号相连接这些电气信号在PCB上进行走线传输时会产生一定的传播延时。 而FPGA内部也有着非常丰富的可配置的布线资源能够让位于不同位置的逻辑资源块、时钟处理单元、BLOCK RAM、DSP和接口模块等资源能够相互通信完成所需功能。 FPGA的布线同PCB的走线一样也会由于走线的长短不同而产生或大或小的传输延时(走线延时)。FPGA信号经过逻辑门电路进行各种运算也会产生延时(逻辑延时)。那么多个信号从FPGA的一端输入经过一定的逻辑门电路处理后从FPGA的另一端输出如何保证各个信号的延时一致呢这个时候就需要进行时序分析从而进行时序约束从而保证FPGA的信号能够相互协同正常工作。 假设有一个信号输入FPGA中在FPGA内部经过一些逻辑处理最后进行输出那么这些走线和处理都需要时间(走线延时和逻辑延时)。例如下图输入信号到达逻辑处理A需要5ns进行处理需要1ns然后到逻辑处理C需要7ns进行处理需要2ns最后达到输出需要3ns这条路径是所有路径中耗时最短的。但是FPGA不知道这条路径耗时最短如果不对其进行时序约束很可能会随便选一条路径进行布线此时如果对系统的延时有要求就可能出现信号错乱的情况。 二、什么是时序分析和时序约束 FPGA的时序分析与约束需要设计者根据实际的系统功能通过时序约束的方式提出时序要求FPGA编译工具根据设计者的时序要求进行布局布线编译完成后FPGA编译工具还需要针对布局布线的结果套用特定的时序模型给出最终的时序分析和报告设计者通过查看时序报告确认布局布线后的时序结果是否满足设计要求。 因此时序分析就是遍历电路存在的所有时序路径计算信号在这些路径上的传播延时使用特定的时序模型针对特定的电路进行分析系统时序是否满足要求。 时序约束就是对设计的电路提出时序上的要求一般来说其可以细分为内部时钟约束 、IO口时序约束、偏移约束、静态路径约束和例外路径约束等。 三、时序约束的基本路径
从前面知道了时序分析是遍历电路存在的所有时序路径那么就需要知道都有哪些路径
FPGA 时序约束所覆盖的时序路径主要有4种
1.FPGA内部寄存器之间的时序路径即reg2reg 2.输人引脚到FPGA内部寄存器的时序路径即pin2reg 3.FPGA内部寄存器到输出引脚的时序路径即reg2pin 4.输入引脚到输出引脚之间的时序路径(不通过寄存器)即pin2pin。 其中reg2reg、pin2reg、reg2pin都和寄存器有关需要进行时序约束因为要确保数据信号在时钟锁存沿的建立时间和保持时间内稳定但pin2pin本质就是纯组合逻辑电路一般直接约束延时范围因为pin2pin路径的信号传输通常不通过时钟。 在4种时序路径中
pin2reg需要经过3个延迟例如Device A到rega需要经过Tco(寄存器输出延时)、Input Delay(输入走线延迟)、Internal Delay(FPGA内部走线延迟)
reg2reg需要经过2个延迟例如rega到regb需要经过Tco、Data Path Delay(FPGA内部组合逻辑和数据走线延迟)
reg2pin需要经过3个延迟例如regb到Device B需要经过Tco、Internal Delay、Output Delay(输出走线延迟)
pin2pin需要经过1个延迟例如dinb到doutb需要经过Data Path Delay。 四、时序分析与约束的基本概念
知道有哪些路径之后 就要明白时序分析、约束具体在分析约束什么数据或者参数因此就需要从一些基本概念入手理清楚要根据什么去进行分析和约束
4.1 Clock Uncertainty 时钟不确定性(Clock Uncertainty)主要由时钟抖动(Clock Jitter)和时钟偏差(Clock Skew)构成。 一个理想的时钟是占空比为50%且周期固定的方波但实际上这样的时钟是不存在的一定会有超前或者滞后的偏移即时钟抖动。 时钟偏差是指同一个时钟域内的时钟信号到达数字电路各个部分(一般指寄存器)所用时间的差异。 所以要对Clock Uncertainty进行约束使时钟更加贴合实际。
4.2 建立时间和保持时间 建立时间( Setup Time,Tsu)在时钟上升沿之前数据必须稳定的最短时间。若不满足 setup time数据无法进入寄存器数据采样失败。 保持时间(Hold Time,Th)即在时钟上升沿之后数据必须稳定的最短时间。若不满足 hold time数据也无法进入寄存器数据采样失败。 寄存器采样需要同时满足建立时间和保持时间才能保证采样成功因此也要对建立时间和保持时间进行约束。
4.3 发起沿和采样沿 寄存器发送数据和接收数据需要在时钟边沿进行因此都有一个发起沿和一个采样沿。通常情况下这两个边沿会有一个时钟周期的差别。 发起沿(Launch edge)是发送数据的时钟边沿通常选择上升沿。发起沿是源寄存器采样的时间点也是时序分析路径的起点。 采样沿(Capture edge)是采样到该数据的时钟边沿通常也是上升沿。采样沿是目的寄存器采样的时间点也是时序分析路径的终点。 4.4 数据到达时间和时钟达到时间 源寄存器rega在clk的上升沿发送数据要经过一个时间才能到达目的寄存器regb(原因就是有走线、寄存器输出、逻辑处理延时)而这个时间则被称为数据到达时间(Data Arrival Time)。 通常选择发送沿Launch edge作为零时刻基准数据经过Tclka(时钟信号从起点到寄存器时钟端口的时钟延时)、Tco时间到达Q端口点再从rega的Q端口经过组合逻辑以及布线的线延时(Tdata)到达接收端的D端口。 因此有公式 目的寄存器对数据进行采样4.3中提到通常情况下发送沿和采样沿会有一个时钟周期的差别因此采样沿时间Capture Edge就是发送沿Launch edge一个时钟周期clkb。 所以时钟到达时间(Clock Arrival Time)为 4.5 建立时间下的数据需求时间 前面我们知道在时钟上升沿之前数据必须稳定的最短时间为建立时间那么对于reg2来说要想满足建立时间就必须要在建立时间之前接收到reg1的数据这个时间就是建立时间下的数据需求时间(Data Required Time - Setup) 因此 4.6 保持时间下的数据需求时间 同理时钟上升沿之后数据必须稳定的最短时间为保持时间那么当regb采样到数据之后要满足保持时间那么这个时间就是保持时间下的数据需求时间Data Required Time - Hold 因此 4.7 建议时间裕量 在4.5中得到了寄存器满足建立时间下数据接收时间例如时钟到达时间为5ns建立时间Tsu为2ns暂且将时钟不确定忽略那么上一级数据到达最晚为5-23ns因此上一级数据可以在1ns、2ns的时候到达。 如果数据在1ns到达目标寄存器那么建立时间裕量(Setup slack)就是3-12ns。 4.8 保持时间裕量 保持时间裕量(Hold slack)同理。 参考文献
《FPGA时序约束与分析》 《正点原子FPGA静态时序分析与时序约束》 《Intel Quartus Prime Standard Edition用户指南: Timing Analyzer》 《Vivado Design Suite 用户指南: 设计分析与收敛技巧 (UG906)》
