怎么在电脑上做网站,杭州酒店网站设计公司推荐,vps做自己的网站,关键词优化按天计费1.存储器和cache
存储器的容量、速度与价格之间的要求是相互矛盾的#xff0c;速度越快#xff0c;没bit位价格越高#xff0c;容量越大#xff0c;速度越慢#xff0c;目前主存一般有DRAM构成。 处理器CPU访问存储器的指标#xff1a;
延迟时间#xff08;Latency速度越快没bit位价格越高容量越大速度越慢目前主存一般有DRAM构成。 处理器CPU访问存储器的指标
延迟时间Latency——单次存储器的访问时间存储器访问时间 处理器时钟周期带宽 (Bandwidth)——单位时间对存储器的访问次数如果每条指令的执行需要m次访存操作总计每条指令需要m1次存储器访问包括1次取指令如果CPI 1则每个指令周期需要访存m1能耗 (Energy) -单次存储器访问消耗的能量 (nJ) 存储系统的设计目标针对典型应用使访存时间最短通过优化存储系统组织架构进行多级分层M1速度最快容量最小 size容量 Register SRAM DRA
Latency延迟时间 Register SRAM DRAM
Bandwidth带宽 on-chip off-chip
多级存储的目的是通过合理组织和层次化存储系统提高计算机系统的 性能、效率和容量以满足不同应用场景下的需求
策略Strategy使用小容量、高速存储器作为Cache来降低平均访存延迟
缓存Cache是一种减少访存延迟的机制它基于经验观察即处理器进行的 内存访问模式通常是高度可预测的。
存储器访问有两种可预测的模式
时间局部性 Temporal Locality 如果一个地址被访问过在不久的 将来很可能还会被访问。保持最近访问的数据项最接近微处理器空间局部性 Spatial Locality 如果一个地址被访问过在不久的将来 该地址的临近地址很可能会被访问到。以由地址连续的若干个字构成的块为单位从低层复制到上一层。
2.一致性问题
如何正确有序访问共享存储系统
存储一致性Consistency不同处理器发出的所有存储器操作的顺序问题即针对不同存储单元或相同存储 单元 所有存储器访问的全序问题Cache一致性Coherence 不同处理器访问相同存储单元时的访问顺序问题访问每个Cache块的局部序问题。
Cache一致性的问题多个处理器或核心之间共享数据时由于Cache的存在可能导致不同处理器对同一块内存数据的缓存内容不一致的情况。
Cache一致性协议的关键在于跟踪共享数据块的状态。
跟踪共享数据块状态的cache协议有两种
Snooping-based protocols (基于监听的协议) : 每个Cache除了包含物理存储器中块的数据拷贝之外也保存着各个块的共享状态信息。Directory-based protocols (基于目录的协议): 物理存储器中共享数据块的状态及相关信息均被保存在一个称为目录的地方。
MSIModified/Shared/Invalid协议有三种状态Modified只有该数据块的备份是最新的主存和其他处理器中的数据是陈旧的 Shared该数据块在此处理器中未被修改过主存中的内容是最新的Invalid该数据块是无效块。 MSI协议状态转换图 基于监听的Cache一致性局限性
监听协议需要通过总线广播请求共享总线存在竞争使用问题在由大量处理器构成的多处理器系统中监听带宽会成为瓶颈总线上能够连接的处理器数目有限难扩展到处理器规模较大的系统监听协议只适用于可伸缩性差的共享总线结构如何不采用广播方式而保持缓存一致性使用目录 (directory) 记录每个Cache块的状态只有包含该数据块的缓存才会收到请求。 基于目录的Cache一致性
目录协议对监听协议的改进 每个存储块对应一个目录项
MSI目录协议
Cache状态ModifiedM/ SharedS/ InvalidI
目录状态UncachedUn所有处理器核心都没有数据副本SharedSh一个或多个处理器核具有读权限SExclusiveEx只有一个处理器核具有读和写权限M 3.顺序一致性
顺序一致性(Sequential Consistency) : 该模型要求所有处理器的读、写和交换(swap)操作以某种序执行所形成的全局存储器次序符合各处理器的原有程序次序。
即 不论指令流如何交叠执行全局序必须保持所有进程的程序所有读写操作执行以某种顺序执行每一个处理器看到的操作顺序是相同的。 完全存储定序模型Total Store OrderTSO
完全存储定序模型规则
全局顺序存储: store操作存在一个全局的顺序Store缓冲: 允许处理器使用 Store buffer来缓存即将写入内存的数据但必须确保缓冲中的数据在全局上有序提交load同样按顺序执行但可穿插到多个store执行过程中若存在一组store-load操作如果由同一处理器执行且地址相关则TSO允许该load操作在store操作完成之前就执行;但如果由多个core执行且地址相关那TSO要求load指令在store执行完成后才能执行。
4.并行计算
Level of Parallelism并行级别
指令级并行 (ILP Instruction-level Parallelism)定义在单个处理器上同时执行多条指令的能力实现方式通过在一个时钟周期内执行多个指令的部分例如流水线处理、超标量处理和乱序执行等技术数据级并行 (DLP Data-level Parallelism)定义:同时处理多个数据元素的能力实现方式: 通过向量处理器、SIMD (单指令多数据)架构等技术在单个指令下并行处理多个数据元素线程级并行 ( TLP Thread-level Parallelism )定义:任务被组织成多个线程在多线程环境中同时执行多个线程的能力实现方式:通过多核处理器、多处理器系统或者通过超线程技术在不同的执行单元上并行执行多个线程。
如何使CPI1有两种基本方法: Superscalar 、VLIW
Superscalar:
特点具有多个执行单元能够在同一时钟周期内同时发射和执行多条指令硬件结构复杂需要支持动态调度和处理指令之间的相关性IBM PowerPC, Sun UltraSparc, DEC Alpha, HP 8000该方法对目前通用计算是最成功的方法。
Very Long Instruction Words (VLIW
特点每个时钟周期流出的指令数是固定的硬件结构简单指令的执行顺序在编译时已知处理器只需要静态调度逻辑。
多线程策略保证一条流水线上的指令之间不存在数据依赖关系。
一种办法: 在相同的流水线中交叉执行来自不同线程的指令。 同步多线程 (Simultaneous Multithreading (SMT))SMT 使用Oo0 Superscalar细粒度控制技术在相同时钟周期运行多个线程的指令以更好的利用系统资源
Alpha AXP 21464Intel Pentium 4Intel Nehalem i7 [超线程(Hyper-Threading)](Intel的超线程一直都是SMT2一个物理核虚拟出两个逻辑核)IBM Power5。 评估指标 (算力指标)
Flop:浮点运算通常为双精度
Flop/sFlops:每秒浮点运算次数
Flops【CPU核数】*【单核主频】*【CPU单个周期浮点计算能力】
以Intel Xeon 6348 CPU为例
28核主频2.6GHz支持AVX512指令集且FMA系数2
CPU单周期单精度浮点计算能力2FMA数量*2(同时加法和乘法)*512/3264
CPU单周期双精度浮点计算能力2FMA数量*2(同时加法和乘法)*512/6432
6348的单精度算力28x2.6x644659Gflops4.6Tflops
6348的双精度算力28x2.6x322329Gflops2.3Tflops。
5.SIMD和向量处理器
向量处理器具有更高层次的操作一条向量指令可以同时处理N个或N 对操作数处理对象是向量
向量处理器的基本特性
基本思想两个向量的对应分量进行运算产生一个结果向量简单的一条向量指今包含了多个操作 - fewer instruction fetches每一条结果独立于前面的结果 长流水线编译器保证操作间没有相关性硬件仅需检测两条向量指令间的相关性较高的时钟频率向量指令以已知的模式访问存储器可有效发挥多体交叉存储器的优势不需要数据Cache (仅使用指令Cache)在流水线控制中减少了控制Hazard有效利用流水线并发执行指令。 向量处理器单元结构采用多流水线lane设计lane包含向量寄存器堆的一部分和来自每个向量功能单元的一个执行流水线。
6.GPU体系结构
GPU计算系统
CPUGPU异构体系结构推动异构计算的发展针对每个任务选择合适的处理器和存储器
通用CPU 适合执行一些串行的线程串行执行快带有cache访问存储器延时低
GPU适合执行大量并行线程可扩展的并行执行高带宽的并行存取。 7.硬件加速器
(领域专用体系结构)加速器
加速器是面向特定领域、针对有限算法定制设计的专用计算架构其目的是提升特定计算的性能或减少功耗需求可分为机器学习加速器图计算加速器同态加密加速器。
8.微码和超长指令字VLIW处理器
微码技术并不会被淘汰
现代微处理器中微程序控制扮演辅助的角色芯片bug的漏洞修复基于微码的修复和升级。
超长指令字VLIW定义
提高指令级并行 (ILP) 的有效方法流水线多处理器超标量处理器超长指令字VLIW定义: VLIW指的是一种被设计为可以利用指今级并行 (ILP) 优势的CPU体系结构由于在一条指今中封装了多个并行操作其指令的长度比RISC或CISC的指令要长因此起名为超长指令集VS.超标量处理器相同:一次发射并完成多个操作提高ILP不同:超标量:要复杂逻辑发现指令之间的数据依赖关系以及乱序执行逻辑和超标量架构来实现多指令的并行发射VLIW: 通过编译器对并发操作进行了编码这种显式编码极大地降低了硬件的复杂性。
VLIW: Very Long Instruction Word 定长指令将多个相互无依赖关系的指令封装到一条超长的指令字中每个操作槽 (slot) 均用于固定的功能每个功能单元的operation都声明了固定的延迟。
