泸州市建设规划局网站,小程序制作后维护成本,福州网站建设询q479185700上快,做聚美优品网站得多少钱文章目录 一、概述1.异步时序2.亚稳态与建立保持时间 二、跨时钟域处理1.控制信号的跨时钟域处理#xff08;单bit数据#xff09;a.慢时钟域到快时钟域b.快时钟域到慢时钟域握手“扩宽”快时钟域脉冲时钟停止法窄脉冲捕捉电路 2.数据信号的跨时钟域处理#xff08;多bit数据… 文章目录 一、概述1.异步时序2.亚稳态与建立保持时间 二、跨时钟域处理1.控制信号的跨时钟域处理单bit数据a.慢时钟域到快时钟域b.快时钟域到慢时钟域握手“扩宽”快时钟域脉冲时钟停止法窄脉冲捕捉电路 2.数据信号的跨时钟域处理多bit数据1开环结绳法脉冲同步2闭环结绳法3异步FIFO推荐使用 一、概述
1.异步时序
异步时序就是一个设计中有多个时钟每个时钟的源头不一样即多个时钟之间无确定性关系称为异步时序
2.亚稳态与建立保持时间
建立时间在时钟有效沿到达之前数据保持稳定的时间 保持时间在时钟有效沿到达之后数据保持稳定的时间 为啥有建立保持时间要求见寄存器为什么有建立保持时间要求 建立时间和保持时间组成时间窗如果信号在这个时间窗中间发生变化则信号有效沿采样数据得到的结果是不可预知的即亚稳态。 亚稳态指触发器无法在某个规定的时间段内达到一个确定的状态介于0和1之间。亚稳态是可以传输的导致逻辑误判系统不稳定。亚稳态是无法消除的只能被降低。
二、跨时钟域处理
1.控制信号的跨时钟域处理单bit数据
a.慢时钟域到快时钟域
这里的慢时钟域到快时钟域需要满足目标时钟频率必须是源时钟频率1.5倍及以上才能算慢时钟域到快时钟域。这种情况下只需要考虑跨时钟域的情况一般根据电路的工作频率芯片所采用的工艺决定打2拍或3拍即常规的同步寄存器。电路图如下这里以2拍寄存器为例
b.快时钟域到慢时钟域
注目标时钟频率是源时钟频率的1~1.5倍还是按照“快时钟域到慢时钟域”的方法来处理目的是为了保险起见 快时钟域到慢时钟域除了要处理亚稳态问题还要防止漏采因为如果是快时钟域中的单脉冲信号那么慢时钟域可能无法采样到该信号
握手“扩宽”快时钟域脉冲 如图所示clkf为快时钟域clks为慢时钟域。快时钟域信号asyin_f经过寄存器r1穿到慢时钟域经过r2r3两级寄存器打拍后反馈回快时钟域r1的输入在接收到反馈回的信号之后才拉低通过“握手”实现asyin_f信号的扩宽时序图如下所示
时钟停止法 如图所示时钟停止法与握手法类似都是快时钟域信号到慢时钟域被正确采样后反馈回快时钟域。只是时钟停止法是通过在异步信号到来之后将r1的输出拉高之后将r1的时钟停掉这时由于时钟下一个有效沿未到达r1寄存器的输出保持高电平不变直到慢时钟域的信号反馈回来之后r1寄存器的时钟才开始正确翻转r1寄存器的输出才更新。通过这种方法也能扩宽asyin_f信号保证其能正确被慢时钟域采样时序图如下所示
窄脉冲捕捉电路 这种方法比上面两种方法更节约寄存器资源该方法通过异步脉冲信号驱动寄存器r1输出拉高当r1为高之后asyin_f已经停止单脉冲因此寄存器r1的输出保持为高不斌然后等待慢时钟域信号拉低寄存器r1的输出clr信号高电平有效时序图如下所示 注上面三种方法中第二种和第三种方法都会对寄存器时钟进行操作在实际设计中需要综合考虑。
2.数据信号的跨时钟域处理多bit数据
1开环结绳法脉冲同步
开环结绳的方法 • 在一个数据的起始端和结束端发送两个脉冲clka时钟域 • 第一个脉冲来就hold一个信号直到第二个脉冲到来把hold信号拉低hold_clka • 在clkb时钟域采样hold_clka信号得到hold_clkb • 将hold_clkb恢复成两个脉冲根据这两个脉冲来采样clka时钟域的数据
2闭环结绳法
闭环结绳的方法 • 在数据起始端clka拉起hold为hold_clka • clkb采样hold_clka得到hold_clkb恢复为一个脉冲对该数据采样反馈该脉冲到clka • clka得到该脉冲拉低hold_clka同步到clkb拉低hold_clkb
3异步FIFO推荐使用
异步FIFO的设计见 Verilog实现异步FIFO异步FIFO常见问题集锦
